Résumé:

code temporel IRIG-B (code B) en raison de ses performances supérieures, le procédé est simple à mettre en uvre et d'utilisation, sont largement utilisés dans l'intervalle de temps de chaque système de messagerie de temps et le système de synchronisation devient motif préféré de l'équipement standard. Avec le développement de grande technologie de circuit intégré à grande échelle et programmable, et la plage de stabilité des équipements du système, les exigences de précision et d'intégration sont élevés, lorsque l'équipement du système IRIG-B code original ne peut pas répondre aux exigences. Pour résoudre ces problèmes, nous proposons un temps unifié de conception de système basé sur FPGA VPX. Le programme a une grande fiabilité, l'intégration élevée, simple, extension fonctionnelle et forte, de petite taille, etc., et un éventail plus large d'application pratique.

format de citation chinois: Wang, Li Jianhong, Zhang Taisong, etc. Le système unifié de temps VPX de conception basée sur FPGA Technologie électronique, 2018,44 (1): 65-67,71.

Anglais format de citation: Wang Zhen, Li Jianhong, Zhang Dasong, et al. Conception du système unifié de temps VPX basé sur FPGA . Application de la technique électronique, 2018,44 (1): 65-67,71.

0 introduction

dimension du temps comme l'un des physique de base, est un indice important du fonctionnement du système, le code temporel IRIG-B comme un code standard international, ses performances supérieures, la méthode est simple à mettre en uvre et à utiliser, est très approprié pour le transfert de temps de haute précision système.

FGPA programmation pratique, l'intégration, haute vitesse et d'autres caractéristiques, peuvent être répétées de programmation, d'effacement et utilisés, sans modification de la conception du matériel, peuvent atteindre différentes exigences fonctionnelles. Lors de l'utilisation FPGA cadencement de mise en oeuvre, la fréquence et signal de synchronisation générant différents signaux de synchronisation, lorsque le module d'interface de système peut être rendu plus intègre, plus facile à maintenir.

Dans cet article, le projet de système en temps réel propose un système unifié de temps de conception à base de FPGA haute vitesse, il Altera , série Cyclone FPGA puce comme le noyau, l'utilisation de schémas et la programmation en langage Verilog réalisation . En recevant GPS de référence externe, Compas, codes B et sélectionne soit le code de génération de signal IRIG-B et les signaux d'impulsion synchronisés, utilisés par d'autres sous-systèmes.

1 conception du système

Lorsque le système inclut le code système de la carte matérielle (attaché au serveur) du terminal et le IRIG-B . 1 Appareil diagramme de composition du système trop conventionnelle de la Fig.

Code IRIG-B du terminal et le système de satellites GPS peut être mis en oeuvre le système de satellite Beidou recevoir directement le signal de temps de système à double redondance et la réception des codes des signaux étrangers B, générer de multiples codes de temps continu ou B IRIG AC est envoyé au système de carte.

Lorsque la carte du système en recevant directement de code IRIG-B et obtenir des informations de l'heure standard automatiquement par le circuit de décodage, avec parfois des informations de système, les informations de système lorsque le serveur reçoit, depuis le serveur lui-même, chaque station dans le réseau lorsque la carte de système envoyé par le serveur via le bus VPX à lorsque le terminal et la synchronisation du réseau, pour obtenir un contrôle strict de son propre signal de sortie et un dispositif pour améliorer la fiabilité du système et pour répondre aux exigences pour la synchronisation temporelle.

2 Code IRIG-B codage principe

IRIG-B est le code international d'un format de code temporel de transmission série commune, par rapport au mode de transmission parallèle, la connexion physique est simple, une grande quantité d'informations, de haute résolution, la distance de transmission, la capacité anti-interférences, avec normalisé l'interface. Selon différentes conditions et différentes distances précision de temps de transmission de code B, le code de B utilise deux motifs: B (DC) en courant continu et le code B (AC) code AC. Chaque symbole B (DC) est un signal de code d'impulsions, peut atteindre une plus grande précision de la synchronisation temporelle, mais riche en spectre du signal d'impulsions, à bande étroite des canaux ne peut être transmis, est adapté pour câble de transmission à courte distance, les codes de type B (AC) peuvent être utilisés bande vocale standard de transmission de canal (0,3 kHz ~ 3,4 kHz) sur des distances plus longues, mais ont une perte de transmission de précision. B (AC) code en code B (DC) pour l'amplitude norme modulée porteuse sinusoïdale obtenue. Choix des différents modèles en fonction des besoins de transmission, lorsqu'ils sont présents dans les systèmes classiques, les deux motifs sont appliqués.

Code du terminal 3 B

Et des signaux de synchronisation externes B B borne de signal de code peut recevoir GPS / Beidou, généré par le signal de traitement d'impulsions codec 1PPS et le signal de code temporel courant continu / courant alternatif pour l'équipement de synchronisation temporelle.

3.1 B Principe de code du système terminal et composé de

diagramme de système terminal de Code B représenté sur la figure 2.

Code du terminal B peut recevoir GPS / Compass B signaux étrangers et des signaux de code. Lorsque le signal GPS / Beidou arrive, le module GPS / Compass reçoit synchronisation par un signal d'antenne transmis signal d'impulsion 1PPS au bras et le FPGA, tandis que les informations du temps de transmission ARM d'une manière en série; ARM pour résoudre les informations de temps et le drapeau valide, envoyer des bus de commande et de protocoles de communication pour FPGA; FPGA 1PPS et après réception des informations de temps sur la base de l'information de validité du mode de détermination lorsque la sélection de l'information de temps ou à jeun, la génération multiple code AC / DC et le signal 1PPS externe sortie . Lorsque l'arrivée du code B étranger, le circuit de décodage AC / DC, le signal de code B amplificateur de mise en forme extérieur, et ensuite transmis au codec FPGA.

3,2 unité de terminal B conceptions de module de code

(1) GPS / Module Boussole

précision utilisé 30 ns, 1 PPS du module GPS / Compass, le temps de transmission du signal FPGA et le bras, et des supports configuration de la puce par l'intermédiaire de la commande du port série.

GPS / sortie du module Compass inclut UTC année, mois, jour, heure, minute et seconde. 1PPS par le module de processeur ARM recevant le deuxième ensemble de signaux d'interruption, et acquiert des informations de temps à travers la communication série asynchrone.

(2) un circuit de décodage du code externe B

Lors de l'utilisation d'un signal externe en tant que code de référence B est généré le code IRIG-B, la nécessité de symbole de référence externe B reçoit démodulé afin de produire le temps de série et les secondes données de référence. Dans cette conception, le circuit de démodulateur de matériel pour terminer le travail du code de référence B externe.

(3) 1PPS module de sélection

FPGA pour les signaux de code GPS / Beidou B et des signaux externes sont traités pour produire AC_1PPS, DC_1PPS, le signal GPS_1PPS, comme une communication entre le bras et la référence FPGA.

(4) la conception FPGA de chaque module fonctionnel

FPGA code de noyau B du terminal pour obtenir un code de temps est généré, la fréquence synchrone, le signal de code étranger B fonctions de décodage, comprenant principalement B module de génération de code (AC / DC), B le module de décodage de code (DC), B (AC) Module de décodage de code. Principe de fonctionnement de chaque module comme le montre la Fig.

B module de génération de code (AC): la génération FPGA code AC en fonction de l'information de temps du module GPS / Compass, le haut et le bas code AC de sortie réelle de chaque bit correspondant à un cycle de ROM de forme d'onde sinusoïdale, le mot de commande de forme d'onde de sortie transmis FPGA au CAD, la valeur DAC correspondant au courant de sortie, le code CA pour générer la haute sinusoïdale correspondante et faible circuit amplificateur opérationnel après conversion, et enfin avec 1: 1 de forme d'onde de sortie du transformateur.

B (DC) module de génération de code: FPGA génère une sortie TTL à courant continu selon les informations de code temporel du module GPS / Compass directement, après le convertisseur différentiel / asymétrique, le code de sortie à un multiplexeur de sortie à courant continu.

Code B Module de décodage: FPGA en complétant le décodage du code B étranger, afin d'obtenir des extraits et des informations précises en temps des sorties.

04:00 système de carte

Lorsque le système en utilisant une interface VPX de conception de carte commun, le système peut recevoir lorsque le code IRIG-B normalisée (DC), IRIG-B code d'entrée (AC), le dispositif peut capturer l'heure actuelle à partir de sur le bus par l'intermédiaire du VPX d'entraînement supérieur les informations collectées à des fréquences différentes signal d'interruption. Exigences spécifiques pour la carte système, la carte lorsque le système est divisé en deux parties principales: la conception du circuit matériel et le décodage IRIG-B, le temps logiciel d'acquisition.

4.1 la conception de circuits de matériel

Lorsque le système de matériel de la carte comprend généralement circuit de réception de code B, le circuit d'interface VPX, circuit de décodage de code B et le circuit d'alimentation. Spécifique schéma fonctionnel de l'architecture matérielle illustré à la figure 4.

Code circuit de réception B comprend deux parties, à savoir la réception du code de type (DC) les deux codes et le code B B (AC) ,, les deux derniers types de motifs sont en mode de niveau TTL B est transmis au circuit de décodage de code à travers le circuit de réception.

Circuit de décodage de code B principalement par la puce FPGA et le circuit périphérique, l'achèvement du décodage du code de B en développant la programmation FPGA, extraire des informations de temps est atteinte.

4,2 FPGA

FPGA en complétant le décodage du code B, afin d'obtenir l'extraction de l'information de temps précis, VPX et en communication avec l'interface.

conception FPGA schéma fonctionnel interne représenté sur la figure 5.

Le module de décodage de code FPGA B comprend: B (DC) Module de décodage de code B (AC) de décodeur de code de bloc, le module de sélection de temps, et un module de génération d'interruption module d'interface VPX. FPGA informations de temps de fin du programme peut être extrait, B (DC) et un code de commutation automatique B (les AC) codes, peut également PPS deuxième processus de décodage de code généré B d'impulsion, un signal d'interruption pour atteindre des moments différents. programme d'interface VPX informations de temps de fin et le signal d'interruption est reçu et transmis au VPX de bus.

B (AC) et un module de code Solution B (DC), respectivement, des deux modules de décodage lorsque le signal de système, extraire des informations de temps en fonction des caractéristiques du code de motif B, et délivre en sortie l'information de temps valable, le temps drapeau valide et le deuxième PPS d'impulsions.

module de sélection de temps effectif (DC) de sortie sur la base de décodeur de code B (AC) et un temps de signal significatif B sélectionne le signal de sortie de l'heure effective, le temps des informations de code préférence B (DC) ici.

Le module de génération d'interruption génère précise, les signaux d'interruption de différentes périodes de temps selon PPS second signal de temps d'impulsion pour fournir une résolution plus élevée de l'ordinateur hôte.

Ponctualité le module FPGA est pas de code d'entrée B, et la seconde impulsion pour générer un comptage de temps mis à jour par l'horloge interne. Code B décodeur signal de sortie lorsque le module une information de temps correspondant n'a pas été décodé avec succès, la commutation est complétée par le module de sélection de temps de temps ponctuel. Chaque module met automatiquement à jour la seconde période de temps a le code d'entrée B, et le temps de comptage lui-même, la fonctionnalité de contrôleur d'accès terminé ponctualité.

5 résultats

Le code du terminal B lorsque la carte est connecté au système, au GPS d'accès / conditions de signal Beidou, l'utilisation de la carte PC au signal de sortie du système est lu. Pendant la lecture, à l'affichage et la simplicité intuitive, seules les informations de temps d'impression initiale une fois par seconde. De plus, afin de mieux refléter le temps système d'intégration de retard et l'ordinateur hôte logiciel de test de PC lisible ajoutée à chaque interruption lors de la lecture par seconde, le délai maximum et minimum. Résultats de la figure 6 en cours d'exécution trop système classique.

Après plusieurs essais longs, le maximum de retard chaque rencontre d'interruption les exigences de conception.

6. Conclusions

Lorsque les systèmes conventionnels décrits ici, le circuit matériel périphérique qui est simple, une grande fiabilité, lorsque le bus système de communication de la carte VPX, plate-forme de calcul haute performance pour répondre à la gamme, à haut débit, les exigences de performance de résistance à des environnements difficiles, ont développement d'applications potentielles, a utilisé avec succès dans un dispositif. Après un long travail des spectacles d'inspection que l'appareil est stable, les indicateurs sont conformes aux exigences.

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