PLL circuit intégré comme un module clé, sont largement utilisés dans divers domaines. Comme le « cur » d'un circuit numérique, le temps de verrouillage est considéré comme un indicateur clé. Une boucle à verrouillage de phase classique de la figure 1, la fonction de transfert en boucle ouverte qui est exprimée en tant que.:

Dans laquelle Icp est la pompe de charge miroir de courant, Kvco est le gain du VCO, N est un rapport de division de fréquence, lpf -3 dB bande passante du filtre. fonction de transfert en boucle fermée PLL est exprimée en tant que:

La formule (2) de finition comme une fonction standard de transfert de second ordre:

Lorsque cela est le signal appliqué étape X (s) = 1 / l'entrée de du système en boucle fermée, pour obtenir un signal de sortie:

Pour la formule (6) transformée de Laplace inverse, le système est sous-amorti (0 < < 1) la réponse dans le domaine temporel dans le cas de:

Principe 1 système de verrouillage rapide

Cet article schéma de verrouillage rapide représenté sur la. Figure 2, le module de charge auxiliaire dans une boucle à verrouillage de phase typique, le circuit logique interne par un discriminateur de mode, une source de courant, une configuration de commutateur. Circuit logique de discriminateur mode pour réaliser la fonction: une grande différence entre l'horloge de référence et la fréquence d'horloge de réaction, le commutateur de commande est fermé, la source de courant charge le condensateur dans le filtre, dans le mode de verrouillage rapide, lorsque l'horloge de référence et la fréquence d'horloge de réaction est proche de la le commutateur de commande est ouvert, la fermeture de quitter le mode de verrouillage rapide du canal de sortie de source de courant.

Ainsi, la clé pour réduire le problème du temps de verrouillage en: comment faire la distinction entre l'horloge de référence et l'écart de fréquence d'horloge de réaction et dans la mise en oeuvre du circuit.

PLL commence au début, dans la mise en phase de l'oscillateur, le signal de commande d'oscillateur (Vcont est) à basse tension, l'horloge de réaction (CLK_FB) fréquence est lente, la fréquence du signal d'horloge de référence (CLK_REF) la différence de fréquence est grande, comme le montre la figure 3, dans chaque période du signal d'horloge de réaction, le signal de référence est soumis à une pluralité de cycles d'horloge. Il peut être le nombre de cycles d'horloge chaque rétroaction vécue par l'horloge de référence basée sur la résolution en mode de verrouillage rapide. Le nombre de cycles de la valeur actuelle de la conception des deux, à savoir, les réactions dans chaque intervalle de cycle d'horloge, lors de la détection de la présence de deux ou plus de la période d'horloge de référence, dans le mode de verrouillage rapide est déterminé, lors de la détection de moins de deux Référence cycle d'horloge, puis quittez le mode de verrouillage rapide. Après avoir quitté le mode de verrouillage rapide, compter que sur le filtre de la pompe de charge traditionnelle de charge du condensateur, jusqu'à ce que verrouillage PLL est établie.

2 La mise en uvre du programme et simulation

discriminateur de mode sur le circuit logique de discrimination d'une manière représentée sur la figure 4, le circuit est constitué d'un second sélecteur de données d'élection (Mux2) et un compteur binaire à deux bits de configuration (Counter2), le signal interne décrit sont les suivants: A et le signal B soit sélectionné en tant que le sélecteur de données, s est le signal de commande de sélection, premier signal de remise à zéro asynchrone du compteur, le compteur du signal d'horloge CLK, A1 et A0 sont sorties haute et basse du compteur.

A ce moment, la forme d'onde du circuit de séquence figure est représentée sur la figure 5, chaque front montant de l'horloge de réaction sont fonction remise à zéro asynchrone, la sortie du compteur A1A0 = 2'b00, à ce signal de temps A1 CLK_REF faible signal de potentiel à travers la commande de sélecteur de données compteur commence à compter. Lorsque la sortie du compteur atteint 2'b10, A1 de sorte que le signal de sortie d'un sélecteur de données à haut potentiel est changé, et le compteur compte plus de maintenir l'état actuel de la sortie jusqu'à la prochaine sortie est remise à zéro. Lorsque la fréquence d'horloge de retour est assez grand, chacun ne peut pas détecter les deux commentaires période d'horloge de référence d'horloge, A1 restera faible. Par conséquent, en tant que signal peut être un signal de commutation de commande A1 (en).

La figure 4 est un circuit de compteur représenté sur le niveau de RTL, la porte OU exclusif et un inverseur logique de sous-état constitué comme représenté sur la Fig. 6 A1A0 (ETAT SUIVANT) = A1A0 + 1, afin d'obtenir la fonction de comptage, le cas échéant, le trop-plein de report de bit maximum .

Un inconvénient du circuit logique de discrimination de mode ci-dessus, l'horloge de référence et la fréquence d'horloge de réaction est un grand écart, après chaque signal de remise à zéro en sont maintenus deux périodes d'horloge de faible potentiel de référence, le commutateur hors tension, le temps ne soit pas utilisée efficacement. Une solution à ce problème est illustrée sur la figure 7, est reliée à la sortie d'une bascule D, un cycle haute du premier signal de verrouillage avant obtenue, et ensuite effectuer une opération de remise à zéro. Afin d'assurer la commande de la bascule remise à zéro, l'utilisation d'un tampon (Buffer).

motif de discrimination améliorée de. la figure 7 les résultats de simulation logique réels représentés sur la figure 8, les deux signaux à des fréquences semblables, en raison de la différence de phase de l'horloge de réaction avec un front montant des deux horloge de référence possible, bloquant ainsi le voisinage état, le signal en inversion est normal. Cependant, un problème est remarquable: une période de début de temps, en signal est faible, et ne pas entrer dans le mode de verrouillage rapide. La raison de ce phénomène est la suivante: Depuis le démarrage oscillateur pendant le début de la fréquence lente, de sorte que le premier front montant de la sortie du diviseur est trop lent, et la bascule D dépendent de cette haute montante signal de verrouillage, le signal en reste faible pendant une période de début de temps, n'a pas réussi à entrer dans le mode de verrouillage de rapide.

La méthode des problèmes ci-dessus en augmentant la fenêtre lorsque le domaine de la solution, comme le montre la Fig. L'étape (a) sur la Fig. 9 (étape) de. La figure 9 en_pre signal logique de traitement de signal comme en (b), le signal en obtenu à la Fig. 9 (c) est réalisée dans cette table de vérité logique dans le tableau 1 Fig.

Organisé dans l'expression logique est la plus simple:

Un autre discriminateur de mode amélioré représenté sur la. Figure 10, les portes NON-inverseurs ajouté et les fonctions logiques pour réaliser la formule (11). Début au début de la boucle à verrouillage de phase, le signal étape est faible, quelle que soit la raison pour laquelle en_pre valeur du signal, en reste élevé, un accès direct au mode de verrouillage rapide, et lorsque le signal étape est de haute action, l'oscillateur a été mis en place depuis un certain temps dans ce cas la même valeur logique du signal en signal de en_pre.

Sur la figure 10 se compose de trois boucle de rétroaction quatre diviseur de fréquence (DIV4) en cascade constitué par le sélecteur de données, le signal d'étape est initialement faible, de sorte que le sélecteur de données CLK_REF en commandant le diviseur de fréquence et a commencé à rouler, lorsque lorsque le signal de mesure atteint un niveau élevé, la commutation du sélecteur de données d'entrée, diviseur de fréquence ne fonctionne plus. De cette manière, le signal de commande de rapport de division de fréquence peut être obtenue à une étape quelconque dans la position relevée. rapport de division de fréquence en fonction des circonstances particulières (par exemple, la période d'horloge de référence de cette conception est de 50 ns, la fréquence obtenue après 64 minutes de fenêtre d'environ 3 ps est faible, suffisant pour couvrir le signal de potentiel inférieur de la Fig. 8 lors des premiers stades de section).

Un autre des résultats de simulation de circuit logique de discrimination de mode améliorés représentés sur la figure 11, Vcont_normal et représenter la phase boucle à verrouillage Vcont_fast oscillateur à boucle à verrouillage de phase commune et les programmes d'application décrits dans ce document dans les mêmes conditions du signal de commande de filtre. paramètres de filtre sont les suivantes: C1 = 120 pF, C2 = 25 pF, R1 = 15 kQ. Lors de la spécification du c de la bande passante de la boucle et la marge de phase c, des paramètres de filtre donnée par l'équation suivante: :

Les résultats de simulation montrent que la boucle classique par le procédé proposé et le temps de verrouillage de la boucle d'accélération est de 61 us et 15 us, ce qui réduit considérablement le temps de blocage, et le temps de verrouillage peut être encore améliorée en ajustant le courant de charge.

3 Conclusion

Dans un PLL classique, l'introduction d'un module de charge auxiliaire, une discrimination de mode par la structure de circuit logique d'optimisation en continu, sans changer les paramètres de la boucle dans des circonstances normales, de raccourcir le temps de verrouillage de l'objet. Les résultats de simulation montrent que, dans les mêmes paramètres de filtre, par rapport à un temps de verrouillage de boucle de PLL classique typique est réduite d'environ 75%, et il y a encore place à l'amélioration, ce système peut être appliqué à la grande majorité de la phase de pompe de charge verrouillée anneau dessins.

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Informations sur l'auteur:

Pan Hongze 1, 1 Wang Dongxing, Song Mingxin 2

(Université des sciences, Harbin Institute of Technology, Harbin 150080, Chine; 2. Université de Hainan, Haikou 570228)