Article précédent mentionné Erreur Advanced Reporting (Advanced Error Reporting, ARE), ce qui suit décrit en détail sur cette fonction. Sur le mécanisme existant de rapport d'erreurs PCIe (décrit dans l'article précédent), l'ARE soutient également les caractéristiques suivantes:

· Lorsque le type d'erreur d'enregistrement effectivement eu lieu, une meilleure granularité (Granularité, ou il peut être compris comme la précision de la discrimination)

· Différencier entre les différents gravité d'erreur non corrigeable

inscription support erreur d'en-tête de paquet

Pour Racine interrompue par des rapports reçus des messages d'erreur fournit un mécanisme de contrôle normalisé

Vous pouvez localiser la position de la source d'erreur dans l'architecture PCIe

· Indépendamment blindé certains (ou plus) le mauvais type de rapport

Connexes structure de registre de l'espace de configuration ARE ci-dessous:

Article précédent mentionné à plusieurs reprises, la SIMEC est nécessaire pour produire le support de la preuve AER, le bit de contrôle associé dans le registre de contrôle de la fonction d'erreur avancée, comme indiqué ci-dessous:

5bits pointeur d'où l'erreur minimale actuelle (premier pointeur d'erreur), lorsque la mise à jour d'état d'erreur associée, le pointeur est mis à jour automatiquement par le matériel. En général, le pointeur d'erreur d'erreur est la plus haute priorité de l'erreur, il faut d'abord traiter, et souvent d'autres racines erreurs. PCIe Spec V2.1 prend également en charge le suivi de plusieurs erreurs (erreurs multiples Tracking).

Le chiffre d'ERO, ce qui signifie RWS, RO caractères tels que les suivants:

· RO- lecture seule (lecture seule), contrôlé par le matériel

· ROS-- en lecture seule et ne pas être remis à zéro (en lecture seule et Post-it)

· RsvdP-- réservé et ne pas être utilisé à d'autres fins

· RsvdZ-- réservé et ne peut être écrite 0

· RWS-- lecture et écriture ne pas être remis à zéro (lecture, écriture et Post-it)

· RW1CS-- lecture, écriture 1 à effacer, et ne pas être remis à zéro

Est remis à zéro ne se réfère au contenu du bit ne sera pas remise à zéro (réinitialisation de mise sous tension après une panne de courant exclu) et le changement. bus PCIe remis à zéro dans une variété de concepts, Post-it bit (bit est pas remis à zéro) ne sera pas couche fonctionnelle remise à zéro (niveau de fonction Reset, FLR), l'effet réinitialisation à chaud (réinitialisation à chaud) réinitialisation à chaud (réinitialisation à chaud), même pas affecté réinitialisation à froid (réinitialisation à froid) (retour lorsque l'alimentation est coupée, Vaux deux autres est restée alimentation normale). mécanisme réinitialisation sur le bus PCIe, des articles futurs expliquera en détail.