Zhiwei 1,2, 1,2 Jin Hong, Yang Shaobo 1,2
(Laboratoire d'État clé pour la technologie de mesure électronique, Université du Nord, Taiyuan 030051, Chine;
2. Laboratoire clé de l'instrumentation scientifique et dynamique de mesure, Ministère de l'Education, Université du Nord, Taiyuan 030051, Chine)
Pour l'USB 2.0 actuel ne peut pas répondre aux exigences de l'enregistreur de données à haut débit de grande capacité de lecture rapide, la lecture d'une conception d'interfaces USB haut débit 3.0 sur la base. réseau de mémoire du système construit un ensemble de données à grande vitesse à grande capacité enregistreur fond radar aéroporté, le mode d'interface USB 3.0 en utilisant FIFO esclave au contrôleur enregistreur externe principal FPGA accumulation des données à grande vitesse stockées dans la FIFO mis en uvre à l'intérieur du FPGA la mise en cache et transmission de la dernière transmis via l'interface USB 3.0 haute vitesse à l'ordinateur. Il se concentre sur la conception de la lecture du matériel d'interface USB 3.0 et le micrologiciel et les procédures de contrôle FPGA, et l'utilisation de GPIF Designer II et simulation du logiciel Quartus II et de vérification. Les résultats expérimentaux montrent que le taux d'interface USB 3.0 jusqu'à 120 Mo / s, satisfaire aux exigences de l'enregistreur de lecture à grande vitesse.
USB 3.0, haut débit de grande capacité, FPGA, flash
CLC: TP334
A
DOI: 10,16157 / j.issn.0258-7998.2016.12.014
format de citation chinois: Zhang Zhiwei, Hong Jin, Yang Shaobo. À grande vitesse à grande vitesse à grande capacité USB 3.0 lectures de l'enregistreur Conception de l'interface Technologie électronique, 2016,42 (12): 54-57,61.
Anglais format de citation: Zhang Zhiwei, Jin Hong, Yang Shaobo. Designer de haute vitesse USB 3.0 interface de lecture à grande vitesse et un grand enregistreur de données de capacité .Application Technique électronique, 2016,42 (12): 54-57,61.
0 introduction
Télémesure, la télédétection et le signal d'image radar a une grande précision, les données rapides, les caractéristiques de grande capacité, le vol de l'aéronef ne peut pas faire une analyse en temps réel et le traitement, les données doivent être collectées pour être stockées de manière appropriée, l'achèvement de la mission après l'analyse collationnement . Avec l'augmentation de la vitesse de transmission et la quantité de données, augmente également la capacité de stockage de l'enregistreur. Actuellement couramment utilisé l'ordinateur RS232 interface externe, les interfaces USB 2.0 et Ethernet a été incapable de répondre à la lecture rapide stockées enregistreur de données et USB 3.0 apparaît sans aucun doute des technologies permet de résoudre ce problème. protocole USB 3.0 est vers le bas compatible avec les autres versions, et fournit un mode de vitesse, la vitesse de transfert maximale théorique de jusqu'à 5 Gb / s. Essayer de données de grande capacité à haute vitesse enregistreur radar aéroporté Exemple , la technologie de réseau de mémoire de grande capacité à haute vitesse pour la construction d'un pipeline, conçu sur la base de l'interface USB3.0 de lecture à grande vitesse.
Un système de stockage de masse à grande vitesse Vue d'ensemble
bloc-diagramme de l'enregistreur de données de vitesse de grande capacité représentée sur la figure 18 bit LVDS système réalisé sous forme d'un ensemble de données (y compris les 16 bits de données parallèles, une « bit » signal d'horloge de bit et une validation d'écriture de signal) reçu en temps réel, la mémoire tampon FIFO, Flash stockage en ligne et le téléchargement de données USB 3.0. 16 bit taux de transfert de données parallèle de 120 Mb / s, LVDS circuit d'interface LVDS via les données converties au niveau TTL, et une entrée numérique pour le processus d'isolement de FPGA, la colonne entière dans la mémoire flash sous la commande du FPGA contrôleur de flash interne; Enregistreur après l'achèvement de l'enregistrement, si la lecture est requise, les données peuvent être téléchargées rapidement à la matrice de stockage de l'ordinateur via l'interface USB 3.0.
Le module de mémoire de système 16 utilise les puces flash NAND K9WBG08U1 4 × 4 construit la matrice de stockage, chaque Flash 4, avec le fonctionnement du pipeline 8-étape est prolongée mot, le taux le plus élevé de la mémoire 39,96 Mo / s . La capacité bit, un total de stockage de données étendu bit groupe Flash 4 largeur composées de 32 de 64 Go de matrices de stockage, la vitesse de mémorisation de matrice de mémoire flash jusqu'à 39,96 × 4 = 159,85 Mo / s. Principe configuration de réseau de mémoire représenté sur la Fig.
2 lecture de conception d'interface USB 3.0
Le système utilise la communication de données entre CYUSB3014 sur la base de l'interface USB 3.0 à l'ordinateur. CYUSB3014 nouveau contrôleur de périphérique USB de génération 3,0 , qui a 32 noeuds finaux physiques, prend en charge des périphériques USB 3.0 et USB 2.0 et la version mobile 2.0 haute vitesse (HS-OTG) hôte et périphérique. Il y a trois modes d'interface CYUSB3014, à savoir, le mode du port E / S général de fin, à partir du dispositif (esclave FIFO) mode d'interface et le mode GPIF interface maître. transmission de données à haute vitesse en utilisant les deux modes. Cette conception utilise le mode d'interface FIFO esclave , contrôleur logique FPGA comme, CYUSB3014 comme un dispositif esclave. CYUSB3014 FPGA et connecté comme indiqué sur la figure 3.
. SLCS la figure 3 est un signal de sélection, actif bas; échantillonnage d'écriture provenant du dispositif de SLWR, actif bas (écriture de fonctionnement: le FPGA à CYUSB3014); SLRD lu à partir de l'impulsion d'échantillonnage de dispositif, actif bas ( opération de lecture: a CYUSB3014 à FPGA); SLOE pour permettre à la sortie du dispositif, actif bas, le signal d'activation est bus de données CYUSB3014 est entraîné. Deux lignes d'adresse A0 et A1 sont utilisés pour sélectionner le dispositif à partir du fil CYUSB3014, maître FPGA pour entraîner les deux lignes d'adresse, puis activer le flash d'échantillonnage de lecture ou d'écriture, depuis l'interface USB 3.0 lire le dos de données à l'enregistreur de données transmis à un ordinateur, nécessaire pour lire et écrire FIFO FIFO CYUSB3014 deux procédés, il est nécessaire de créer deux fils, lorsque A1: A0 = 0, sélectionner le fil 0 pour le processus d'écriture, lorsque A1: lorsque A0 = 1, sélectionner fil 1 pour le processus de lecture. Flaga et FLAGB de drapeaux d'état de mémoire tampon de noeud final CYUSB3014, peuvent être configurés pour vider, plein, vide ou partiellement rempli état localement; Flaga dédié au fil 0, le fil 1 est dédiée à la FLAGB. signal de fin de paquet PKTEND est actif bas, ou un court paquet de données de paquets de longueur zéro peut être écrit à partir du dispositif FIFO. FPGA PCLK est fourni aux horloges d'interface FIFO CYUSB3014, D est une ligne de données de 32 bits.
séquence de synchronisation d'écriture FIFO esclave représentée sur la figure 4, un seul étapes de fonctionnement d'écriture sont les suivantes:
(1) le dispositif maître pour entraîner l'adresse FIFO « An », puis activer le signal de SLCS, le dispositif maître conduira ses données sur le bus de données.
(2) SLCS d'activation, le dispositif maître active le cycle d'horloge suivant SLWR.
SLWR d'activation (3), le dispositif maître va écrire les données dans la mémoire FIFO, et le pointeur FIFO est incrémenté sur le front montant du PCLK. De front montant des cycles d'horloge de comptage d'horloge après un délai de 3 et tCFLG, les FIFO drapeaux sont mis à jour.
Pour le mode d'écriture séquentielle, le dispositif maître en continu tout au long de l'activation SLWR SLCS et l'écriture. Après que le dispositif maître active le SLWR, chaque fois que l'arrivée du front montant de PCLK, la valeur sur le bus de données sont écrites dans le FIFO. Par le signal PKTEND, peut envoyer activement un court paquet à l'hôte USB. Si elle est activée sans activation d'impulsions PKTEND SLWR est généré ZLP (de paquet de données de longueur nulle), et en activant simultanément PKTEND SLWR, la machine d'état GPIF CYUSB3014 II du paquet de données comme un court paquet de données, et les transmet à l'interface USB.
3 interface USB3.0 est principalement la programmation
3.1 CYUSB3014 programmation firmware
Afin de réaliser une transmission bidirectionnelle de données, un canal de DMA pour créer deux douilles producteurs et consommateurs en tant que prise de courant, et 4 fois, respectivement alloués taille du tampon. Étant donné que la taille du mode mono-tampon USB 3.01 024 B, de sorte que la taille du tampon de prise de 4 × 1024 B, peut réaliser des performances à haut débit. Par la logique de commande externe de chaque quantité de données de transmission, afin d'éviter l'utilisation de FLAG local.
La figure 3 selon CYUSB3014 de raccordement bien définie du FPGA, en utilisant GPIF Designer II paramètres de l'interface du logiciel, définition d'interface GPIF II représentée sur la Fig. La figure FPGA CLK est l'horloge fournie à CYUSB3014, Databus au bus de données 16 bits, pour le bus d'adresse ligne d'adresse 2 bits pour la sélection d'un fil, le fil est dédié à Flaga 0, le fil 1 est dédiée à la FLAGB.
GPIF II fournit 256 types d'état firmware programmable, la machine d'état dans la conception d'interface de conception de machine d'état. machine d'état figure pour cette application, un total de six états représentés sur la Fig. 6, respectivement, RESET (état initial), le READ (lecture FIFO), WRITE (écriture FIFO), ZLP (paquet de longueur nulle), SHORT_PKT (paquet court) , au repos (état de repos). Pour toutes les conversions, les formules de conversion de l'état initial est fixé LOGIC_ONE.
FIFO procédure d'écriture est le suivant: Chaque fois que Flaga = 1, le contrôleur de logique externe peut écrire des données sur CYUSB3014, CYUSB3014 dans l'état d'écriture doit satisfaire SLCS = 0, SLWR = 0, PKTEND = 1, SLRD = 1. Dans l'état de la ECRITURE et IN_DATA CYUSB3014 in_addr réalisé deux opérations. En opération in_addr, les valeurs d'échantillon du bus d'adresses du matériel GPIF, et l'utiliser pour sélectionner le fil DMA. Échantillonner les données provenant du bus de données par l'opération IN_DATA, puis transféré à un emplacement désigné (canal DMA ou l'application du microprogramme). Dans l'état ZLP SHORT_PKT et de l'état, l'opération de validation peut forcer le tampon / paquet final. FIFO d'écriture processus de simulation de chronogramme représenté sur la. Figure 7.
3.2 FPGA programmation
Enregistreur de données collectées sont écrites sur huit matrice de mémoire Flash à une manière en pipeline, à savoir, dans le processus d'écriture effectuée pendant quatre groupes d'opération de programmation Flash, de sorte que la capacité de l'unité de base de données de lecture et d'écriture matrice flash est 4 × 4 KB = 16 KB, les données largeur de 4 × 8 bits = 32 bits. Afin de veiller à ce que les mêmes données sont lues et des données d'écriture, en utilisant les mêmes opérations de lecture effectuée d'une manière en pipeline, la matrice de mémoire flash dans l'unité de stockage 4 groupes. FPGA construire une capacité interne de 4096 x 32 bits = 128 Kbit le terminal de données FIFO, FIFO est réglée sur 32 bits, la sortie de 32 bits, une profondeur de 4096. K9WBG08U1M la vitesse de lecture des plus rapides est de 25 ns seul octet. Lorsque l'enregistreur effectue l'opération de lecture, les données sont écrites sur FIFO, une fois que le FIFO est plein, plein bit de drapeau FIFO est actif alors que le FIFO d'écriture permettent matrice de mémoire non valide et une opération de lecture Flash est arrêtée, lorsque le détecté CYUSB3014 SLWR bit FIFO plein drapeau postérieur la lecture FIFO permettent efficace, commence à écrire les données dans le FIFO en CYUSB3014. La conception de l'horloge d'écriture flash est réglé sur 30 MHz, une horloge d'interface GPIF est réglée sur 80 MHz.
Utilisez des lectures de logiciel ModelSim sont la simulation fonctionnelle, les résultats présentés sur la Fig. Procédure de lecture par A1: A0 = 0 sélectionne le fil, du fil 0 Flaga pour surveiller l'état actuel lorsqu'il est représenté comme Flaga non entier est égal à 1. SLCS a un faible état actif, lorsque SLWR est faible, FPGA peut écrire des données à CYUSB3014. horloge d'écriture de données front montant du tampon de prise CYUSB3014, suivie CYUSB3014 démarrer le canal de DMA, lorsque le tampon est rempli de données, Flaga vers le bas à un niveau bas, la fonction de rappel DMA correspondant est appelé, pour télécharger des données à partir d'un port U ordinateur.
4 Analyse et tests
L'enregistreur connecté à l'ordinateur, le taux d'ouverture fourni par le test des outils Cypress C ++ Serpentin, et configuré comme firmware CYUSB3014, un logiciel avec lequel les processus de lecture taux d'interface USB3.0 résultats d'essai représentés sur la figure 9, le taux moyen atteint 123200 Kb / s (environ 120 MB / s). Selon cette vitesse, cet enregistreur de stockage de masse à grande capacité vitesse données retour rapide à l'ordinateur hôte.
5 Conclusion
Cet article décrit une données à grande vitesse à grande capacité enregistreur radar aéroporté, réseau de mémoire à grande vitesse et à grande capacité de traitement en pipeline construit, conçu sur la base d'une interface USB à grande vitesse de 3,0 à la lecture. FIFO esclave en utilisant le mode d'interface USB 3.0, GPIF II détaille la machine d'état, en utilisant l'enregistreur de données comme un contrôleur hôte externe FPGA. Dans cette application, débit d'interface USB 3.0 jusqu'à 120 Mo / s, le système est stable, pour obtenir une lecture rapide des données stockées dans le système, il est prévu un nouvel outil pour le système de stockage de la vitesse de lecture rapide de grande capacité, et ayant certaine polyvalence, peut être étendue à tout le système de mémoire flash similaire ayant une certaine valeur.
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