Étant donné que les défis techniques de base et les facteurs financiers, selon la loi de Moore pour améliorer la vitesse d'une densité de circuit intégré monolithique a ralenti. Cependant, d'un point de vue architectural, la diversité de la demande du produit final ne cesse de croître. Est l'unité de traitement hétérogène avec les nouvelles applications optimisées centrées sur les données. Cependant, le processeur classique - retard d'interface de mémoire entravé les performances requises pour ces applications sortie. Je crois que les lecteurs Semiwiki des derniers progrès des produits de paquet à puces multiples avancées ont été entendus, ce qui est à base de silicium et interposeur 2.5D 3D vias par silicium topologie basée.
Cependant, au moins pour moi, ce n'est pas clairement la rapidité avec laquelle ces produits seront acceptés, ainsi que les clients à puces multiples agressivité élargiront l'intégration de l'espace de conception de l'architecture. Récemment, j'ai eu l'occasion de participer à un séminaire d'emballage avancé organisé par Intel (INTC.US), je crois que, après la réunion: MCP industrie pour le plan de conception avancée permettra d'accélérer de façon spectaculaire.
Lors du séminaire, sur le développement technologique des signes les plus frappants, prenant la parole au Ram Viswanath Intel développement technologique assemblage / test (ATTD) vice-président, at-il dit, « nous avons mis au point une 2.5D unique et technologies d'emballage en 3D, et nous sommes impatients de partager avec nos clients. architectes de ce produit ont maintenant la possibilité de poursuivre l'échelle MCP sans précédent et la diversité fonctionnelle. « cette déclaration est surprenant de constater que certains membres ont même demandé Ram pour donner confirmation. Inutile de dire que, le plus grand IDM des semi-conducteurs étant chercher avec enthousiasme la collaboration MCP design avec les clients dans le monde.
Par exemple, les présents suivant un diagramme conceptuel de la CPU, GPU, des accélérateurs VR et l'architecture de la mémoire spatiale emballés dans un sixième de la taille des différents éléments de la méthode d'emballage d'origine, il y a la taille d'origine de l'emballage peut être important - soit jusqu'à 100mm x100mm. (Famille Intel Xeon du module serveur MCP Cascade Lake est un x72.5mm de 76mm, dont deux puce processeur « pleine échelle de taille ».)
Pour les lecteurs conservateurs, qui Intel a annoncé il y a quelque temps pour amener le sentiment du service de la fonderie naissante est complètement différent. Ici transmettre une information claire, concise - applications basées sur les données émergentes vont tirer profit des technologies d'intégration de package multi-puces (autour CPU Intel ou FPGA), les unités d'affaires Intel ATTD sont engagés à soutenir ces conceptions uniques des clients.
Intel présentera certains des éléments suivants MCP histoire, et les détails de 2.5D et de la technologie d'emballage 3D, technologie de l'emballage et l'étude de l'avenir de certains des cours
MCP Histoire
Après le séminaire, j'ai suivi le Ram V., il a une foule d'idées sur la recherche et le développement de la technologie Intel MCP. Il a dit: « Intel a beaucoup d'expérience en termes de package à puces multiples. Par exemple, nous lançons une technologie de pont de silicium intégré unique pour les paquets inter-puces sont connectés, a développé plus d'une décennie. Cette technologie peut faire large l'interface inter-puces, et a une faible consommation d'énergie pJ / bit, et l'inter-puce, à faible coût et des caractéristiques de perte de signal « diagramme du bas représente les traces d'interconnexion de butée entre des blocs adjacents du bord de la puce - un indicateur clé est (densité et matrice de périmètre interne moyenne peuvent être des longueurs de fil métallique trace de la bosse)
« Le développement de la technologie de clé est intégré dans le processus d'assemblage de colis organique du panneau de pont de silicium. Position de connexion du pont et de l'angle. Très exigeant », a poursuivi Ram.
Ram montre un exemple d'utilisation d'un pont intégré du module FPGA Stratix avec mémoire HBM. « Cette feuille de route Intel a commencé quand plusieurs SKU FPGA Altera fabrication avant l'acquisition depuis lors, les applications FPGA ont augmenté de manière significative -. Maintenant toute la gamme de produits a des produits Stratix MCP » Il a également montré (non emballé ) a récemment annoncé exemple de module de CPU Kaby lac avec un GPU externe, l'utilisation d'un pont entre la puce intégrée.
« Y at-il pour les fonderies de puces sensiblement différents des problèmes de paquet ou de fiabilité? », Je lui demandai: « Ceci est la technologie avec les fournisseurs pour développer conjointement les résultats. » Il a une variété de module MCP puce continue dit: « ceci est de TSMC, c'est de GF, ce sont de SKHynix de HBM pile de mémoire. nous travaillons avec tous les fournisseurs ont travaillé en étroite collaboration pour élaborer un cahier des charges de la métallurgie de bosse et le volume de matériau, les propriétés des matériaux diélectriques BEOL, l'épaisseur de la puce et Alice courbure, ces puces se sont révélés être qualifiés ".
EMIB
Pont d'interconnexion multi-puce intégrée (EMIB) est muni d'un petit silicium libre entre les bords adjacents des deux matrices MCP interconnectivité. EMIB maintenant intégré quatre plan de métallisation - deux signaux et deux puissance / masse (principalement utilisé pour le blindage, mais aussi pour P / G partagé entre de copeaux).
De plus, l'équipe de Si Intel a analysé différents perte de signal et le signal topologie d'interconnexion trace au sol de différentes longueurs - voir la figure.
Intel chercheur Ravi Mahajan fournir des informations techniques supplémentaires sur le EMIB. Il a noté que le plan de la couche d'épaisseur de métal EMIB RDL interposé entre le silicium et les pistes de boîtier, pour atteindre un équilibre entre le pas des caractéristiques d'interconnexion et de perte. « Nous sommes maintenant 2um largeur 2um et l'espacement des lignes, et vers 1um 1um largeur et les efforts d'interligne. Notre analyse montre que des EMIB de Si, jusqu'à 8 mm de longueur peut encore fournir la marge adéquate des yeux. Du concept parlant, EMIB ~ 200 mm2 peuvent être atteintes. « (par exemple, la distance entre les bords des puces adjacentes est de 25 mm, une largeur de 8 mm)
À l'heure actuelle, le pont a été conçu et fabriqué par Intel complète ATTD - lui-même sans kit de conception externe. « Sur puce pont adjacent ATTD pads E / S intégrées plan d'aménagement est un effort de collaboration. », Ram représente. « Pour les considérations de conception VDD IO et GND IO du transfert de tension de l'emballage à la puce entière EMIB environnante et le réseau de saillies périphériques. ATTD Intel autre conception de l'emballage composite et de l'intégrité mécanique de l'analyse thermique. Depuis MPC émergent niveau de refroidissement peut être élevée, et donc l'analyse de la performance thermique et mécanique est critique en raison de la différence de coefficient de dilatation thermique entre la puce de silicium et le substrat organique et la bosse EMIB surface de contact.
Il est à noter cependant évident que la présence du paquet de silicium EMIB procédés classiques ne pas interférer avec le montage des composants passifs surface ajoutés à la totalité de l'ensemble (par exemple, le capuchon de découplage). Dans l'atelier, l'inducteur de capuchon d'encapsulation d'anneau de support métallique SMT et la surface arrière a été mis en évidence -. « Etant donné que le noeud de la technologie de 22nm, intégré de régulation de tension de paquet du processeur Intel et de contrôle de domaine de tension des éléments inductifs et capacitifs sont réglés sur l'emballage une partie du convertisseur abaisseur de tension est utilisé dans la conception. », ledit coulisseau. les clients MCP et Intel à la conception est également disponible pour soutenir cette fonctionnalité.
conception EMIB en fonction des caractéristiques du silicium interposeur 2.5D paquets sont très différents. Dans un aspect, la couche de support à travers l'assemblage, et donc la couche diélectrique Si donne une plus grande souplesse dans la connexion des puces. (2.5D produits actuellement disponibles fournissent une connexion entre le processus d'exposition de réticule de trace « piqué », conçu pour fournir une couche diélectrique 1X est supérieure à la taille de champ maximale réticule.) Au lieu de cela, l'approche EMIB se concentre sur les bords des puces adjacentes (large parallèlement connexion). atelier mentionné, une pluralité de pont intégré dans l'emballage assemblage paquet classique et finale des procédés tels que la taille de 100mmx100mm couche diélectrique possible dans le panneau de substrat organique 500mm x 500mm. EMIB substrat organique ayant atteint une optimisation significative des coûts
3D "Foveros"
Les moyens lignes de produits CPU Lakefield, Intel introduit l'utilisation de paquets de la pile de puce 3D TSV. . La figure 3D illustre la pile de jetons.
la recherche d'emballage avancé et axées sur le développement est de réduire le TSV et la taille de pas micro-bosse - le terrain actuel de 50um, l'objectif est de 30-35um. Cela nécessitera une transition de liaison par thermocompression au processus unique « de liaison hybride » - voir ci-dessous.
Thermocompression en utilisant la pression et la température pour faire fondre la surface exposée de la métallurgie des garnitures dé deux, commence à se mélanger liaison processus de polissage (quelque peu ésotériques), pour fournir un « évidement » de quelques nanomètres surface de tampon du moule contrôlée avec précision métal. En utilisant une étape de liaison (hydrophile, le plan extrême) van der Waals forces entre la surface du moule, puis étendu à un procédé de recuit, pour produire un plot métallique est connecté.
Un autre élément clé est le développement de l'épaisseur de la puce de compression d'emballage 3D - L'objectif de package 3D avancé est l'épaisseur fortement comprimé de l'assemblage final. « Puces empilées éclaircis exacerbées l'assemblage et des problèmes de fiabilité. » Ravi M. souligné. Il cite un exemple visuel intéressant, « en tenant plus mince qu'un papier de format A4 et les exigences de fonctionnement de la déformation des copeaux. » (300mm à partir épaisseur de la tranche: ~ 775um; A4 épaisseur du papier: ~ 50um)
Dans un avenir proche, la capacité d'une partie de la pluralité d'ensembles de puces comme grande topologie 2.5D 3D sera fournie, organisé Intel ATTD exprimé en « co-EMIB ». La figure suivante illustre le concept de la combinaison entre l'empilement des puces empilées 3D pont embarqués.
Chiplets, KGD, et de la technologie d'accélération de MCP AIB utilisée dépend d'une large gamme de chipset d'alimentation, la fonction IP matérielle d'une manière similaire au SoC. Comme mentionné ci-dessus, l'équipe Intel ATTD a résolu le problème des matériaux physiques principale source de silicium pour assurer une haute assemblage / test et la fiabilité de la production. Cependant, entre la petite puce E / S définition d'interface électrique et fonctionnelle est nécessaire de se concentrer sur une normalisation à l'échelle de l'industrie, de veiller à ce que l'interopérabilité au niveau de la puce.
Intel a publié les spécifications AIB, et participe activement à la DARPA du programme « CHIPS » pour promouvoir la norme au niveau de la puce. (Liens DARPA, lien AIB - nécessite l'inscription) est quelque peu surprenant, la norme IEEE ne semble pas participer activement à cette activité - et bientôt, sans doute.
Lors du séminaire, Intel équipe ATTD dit que la prochaine génération de spécification d'interface de niveau de puce (MDIO) activités internes en cours, le but est d'augmenter le débit de données de 2Gbps à 5.4Gbps (optimiser la puissance à une oscillation de tension faible).
MCP conception de produits continuera, mais la croissance a nécessité l'utilisation d'une norme claire - « pour une petite Ethernet d'interconnexion de puce », de façon Andreas Olofsson DARPA est décrit.
Il y a un autre aspect de la conception à puce, et brièvement discuté lors du séminaire. MCP rendement final après le test burn-in dépendra d'une bonne filière connue (KGD) et tester les caractéristiques de fiabilité des chiplet. équipe ATTD dit, Intel a développé l'équipement de production ATE pour un long investissement (interne). La projection d'une fonction spécifique est effectuée au niveau de la tranche peut être accélérée test de cycle température identification rapide / classification défaillance précoce - afin d'éviter la livraison à l'ensemble paquet KGD pas grand de perte de rendement après le vieillissement final. puce petits fournisseurs « IP » bien sûr, besoin d'une solution à faible coût pour tester comment fournir une grande fiabilité du problème de la puce.
Futures
Les présentations de séminaire final d'Intel chercheur Johanna Swan, il décrit une partie de la recherche et le développement de l'emballage de pointe. Le plus frappant est l'occasion de retracer la technologie de connexion par trous pour devenir connecté. Grand trous de passage ne sont pas représentés dans la figure ci-dessus tampon de trace à la différence de taille, les vias « zéro » de défaut d'alignement permettra d'améliorer de façon significative la densité d'interconnexion. La figure suivante illustre les traces de paquets actuels - vias de topologie, des traces et la nouvelle connexion de la largeur de trace ZMV 2-4um.
Panneau d'encapsulation à base d'époxy-courant en utilisant le perçage au laser - mis en oeuvre ZMV, une nouvelle technologie à l'étude. (Johanna ledit matériau photosensible polyimide peut fournir une suffisamment élevée par la densité, mais les matériaux, la technologie et les contraintes coûts nécessitent l'utilisation d'un des panneaux de résine époxy - qui nécessite époxy procédé spécial) Si ZMV pour la production de la conversion, l'interconnexion MCP (espaces de câblage +) trace une augmentation substantielle de la densité - lorsque le pas des améliorations micro-bosse se combinent pour atteindre le MCP dans une grande fonctions de niveau système sera très impressionnant .
résumé
Séminaire Il y a trois points clés:
Multi-Chip (Heterogeneous puces Les et / ou petite puce) emballage architecte du système offrira une grande occasion de poursuivre la puissance / performance / zone + optimisation du volume / coût.
En comparaison avec le paquet d'interposition en silicium 2.5D, matrice d'interconnexion de pont Intel EMIB à l'interface fournit un ensemble unique de coût / taille / compromis complexité.
Intel équipe ATTD est engagée à la conduite des clients sur le marché un produit unique de solutions pour les données qui cherchent à fournir 2.5D avancées, 3D et fusion (co-EMIB) support technique.
Franchement, dans l'histoire récente de la microélectronique, devrait maintenant être le travail le plus intéressant est l'architecte du produit de la période.
Source: Zhitong Finance
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