Ye poutres 1, 1 Jane RENDUS, les enfants Xiao bon 1, Jiang Guanxiang 2, 2 CAI Amérique, selon Cheng Ping 2
(School of optique-électrique et de génie informatique, Université de Shanghai pour la science et la technologie, Shanghai 200093, Chine; 2. Shanghai-Bo instruments de précision Co., Ltd, Shanghai 200444, Chine)
Pour la conception actuelle de la carte PCI est présente vitesse de transmission, haute complexité et acheter problème nucléaire coûteux PCI, un nouveau système de transmission bidirectionnelle d'interface PCI basée sur la conception de bus WISHBONE. Les interfaces du système avec le noyau IP source bus PCI WISHBONE ouvert, est conçu sur la base de Xilinx Aritx-7 series puce FPGA carte d'interface PCI qui est compatible avec 5 V et 3,3 niveau V; en utilisant le mode DMA (accès direct à la mémoire) pour la grande vitesse transmission des données. Les expériences montrent que la conception de l'interface PCI fonctionne en mode maître, le taux de transfert de données d'un maximum de 65 × 32 Mb / s, le débit de transmission est nettement améliorée, et la transmission de données précise et stable, à l'objet de conception, il est prévu une conception d'interface PCI à grande vitesse de nouvelles idées.
l'interface PCI, le DMA, la transmission à grande vitesse; bus WISHBONE
bus PCI est un bus local haute performance de sortie , peut satisfaire simultanément à haute transmission de données et de sortie de puissance élevée au-dessus de l'interface de bus est une acquisition de données intermédiaire et le module de traitement . PCI bus local ne sont pas soumis aux processeurs, fournit un pont entre les périphériques CPU et à grande vitesse , un utilisateur peut être périphériques à grande vitesse attachés directement au bus local via le bus de CPU, de manière à épouser, brisant ainsi goulot d'étranglement de la transmission de données, de sorte que la fonction CPU haute performance en jeu complet.
PCI idées de conception d'interface de bus peuvent être généralement divisés en deux méthodes, l'une en utilisant une puce d'interface spécial, deux est l'utilisation de dispositifs logiques programmables . avantages Jie et les inconvénients des deux méthodes à différents angles.
Document peut être complexe interface de bus ASIC convertit une interface utilisateur relativement simple. Les utilisateurs peuvent se concentrer sur la conception d'applications, plutôt que le débogage interface PCI. Cependant, cette approche a provoqué un certain gaspillage de ressources, le manque de flexibilité. Afin de résoudre ces inconvénients, le document fait en utilisant Xilinx, Altera et dispositifs logiques programmables d'Atmel comme noyau IP interface de bus PCI. Le plus couramment utilisé noyau IP PCI MegaCore Altera Corporation et PCI LogiCORE de Xilinx, mais prendre les deux noyau IP coûte beaucoup d'argent, et plus la difficulté de concevoir le mode principal, de sorte que la plupart des chercheurs prohibitifs. Document et examine la feuille d'application bus WISHBONE pont hôte PCI est proposé d'utiliser le microcontrôleur et l'architecture FPGA pour les systèmes basés sur PCI mode passif PCI Pont du noyau.
Cet article lacunes de deux façons, en fonction de la littérature , visant à fonctions open source de base de pont de bus PCI-bréchet WISHBONE et les organisations IP ouvertes à l'étranger voir le site Cores gratuitement, afin d'optimiser l'état du module central IP principal programme de transmission, en utilisant uniquement un dispositif logique programmable intégré dans le programme utilisateur, la fréquence d'horloge est augmentée à 66 MHz, la première fois, un mode de transfert DMA à grande vitesse, l'interface PCI primaire de la conception en mode commun.
Une passerelle de noyau à base de PCI et PCI-bréchet
1.1 PCI Bus
bus PCI est un protocole de transmission synchrone, toutes les opérations sont synchronisées avec l'horloge PCI. Il existe horloge bus 33 MHz, 66 MHz deux fréquences, la largeur de bit de 32 bits et 64 bits est divisé en deux types, le taux de transfert maximum de 264 MB. la largeur de bande maximale du système à bus PCI: 66 × 106 × 32 = 2,112 Gb / s.
L'important, PCI peut prendre en charge un appelé transfert de données en mode rafale linéaire peut continuer à assurer le bus de données complète. Une telle linéaire ou modes d'adressage séquentiel, à partir d'un moyen d'adresse qui lisent et écrivent grandes quantités de données, et que l'adresse est automatiquement incrémenté à chaque fois 1, l'octet suivant de données dans le flux de données peut être reçu. transfert en rafale linéaire est une utilisation plus efficace de la bande passante sur le bus de données et de réduire les opération d'adressage inutile. Pendant ce temps, le maître de bus PCI et supports aide d'opérations simultanées d'améliorer les performances de PCI, peut tout un dispositif périphérique ayant une fonction de traitement à prendre provisoirement sur le bus, afin d'accélérer la mise en uvre à haut débit, la tâche à haute priorité. fonction de synchronisation PCI unique peut faire en sorte que la synchronisation de bus CPU avec ces opérations, sans attendre cette dernière pour compléter la tâche.
1.2 PCI-bréchet nucléaire Pont
PCI-bréchet de base IP fournit un bus PCI et WISH-
l'interface entre le bus BONE, compatible avec le protocole PCI 2.2, support WISHBONE SoC protocole d'interconnexion version B. Il est adapté pour l'interface PCI 32 bits, comprenant en pont hôte distinct, le pont à partir du module fonctionnel, et supporte la commande de l'initiateur à une cible, telle qu'une écriture en mémoire, I / O lire et écrire interrompre le fonctionnement de la réaction et analogues.
Comme le montre la figure 1, la figure 2, le noyau de pont PCI-bréchet comprend deux unités: unité maître PCI et l'unité esclave, chaque unité a son propre ensemble de fonctions pour soutenir le fonctionnement du pont. Par exemple sur la figure. 1, unité maître PCI et un co-traitement unité maître transactions de bus WISHBONE WISHBONE commencent. Tout d'abord, les signaux d'interface du WISHBONE occupé initiant un bus PCI, un bus PCI en réponse en cas de succès, interface WISHBONE aux données de transfert, adresse et commandes via le FIFO, l'interface est transmis au PC via un espace mémoire PCI. La figure 2 est un mécanisme de mode esclave PCI, les principales opérations de traitement initiées par l'ordinateur hôte, essentiellement le même dans ledit mode maître, ne sera pas décrit ici.
1 Schéma de configuration PCI de l'unité principale
La structure de l'unité de la figure 2 PCI
2 conception de l'interface haut débit PCI
2.1 conception de l'architecture matérielle
Cette conception de la plate-forme dans les deux sens de transmission de données à grande vitesse FPGA pour ouvrir le noyau de mou PCI-bréchet pour construire une plate-forme d'interface de communication série pour servir de pont entre le bus PCI et la logique de l'utilisateur, en évitant le protocole de bus PCI compliqué. Qui en utilisant la puce principale du XC7A200T-2FFG1156 de Xilinx comme noyau de matériel, sur la base d'une combinaison de pilote WinDriver prendre une taille d'image de 640 x 512 en tant que sources de données analogiques pour lire alternativement et de la mémoire hôte d'écriture de manière ping-pong, les données d'image à réaliser à grande vitesse bidirectionnelle transmission.
En termes de matériel, selon la version de la spécification de bus PCI 2.2, lorsque les broches d'interface PCI M66EN est élevée, la fréquence d'horloge de bus peut être contrôlé dans la plage de 33 MHz ~ 66 MHz, sinon 0 ~ 33 MHz. Le principe de conception du module illustré à la figure 3, l'utilisateur peut librement utiliser les commandes du cavalier, la fréquence d'horloge du bus PCI. Lorsque le contact de la broche 1 et 2, la fréquence d'horloge de bus jusqu'à 66 MHz.
La figure 3 module d'horloge de bus PCI Schéma
2,2 PCI-bréchet conception de base de pont de transmission en mode maître
l'interface PCI-bréchet fonctionnalité de base de pont construit permet à l'utilisateur d'accéder à la borne de bus PCI, l'utilisateur peut concevoir la transmission en mode maître, la conception suivante:
pci_constants, bus_commands et pci_user_constants est approuvé par un pont externe pour modifier trois fichiers de configuration. L'utilisateur peut être fourni à l'application cliente (l'invité) avec la principale application client (hôte). Cette conception utilise le mode Invité, le système hôte prend en charge le bus PCI. A la mise sous tension, le logiciel indépendant du dispositif balaie le système hôte tout appareil connecté au connecteur PCI des cycles de configuration du système hôte, le pont PCI est relié au système hôte et tous les autres périphériques PCI en réponse à la mise sous tension lors de la réinitialisation. Les étapes suivantes doivent être effectuées dans le bon ordre pour assurer le bon fonctionnement du pont PCI:
(1) configurer tous les registres d'adresse de base PCI.
(2) permettre à l'opérateur de l'opération et de la réponse à la mémoire principale de PCI et de l'espace E / S.
(3) configure l'espace de configuration PCI approprié registre Type00 en-tête.
(4) Après l'achèvement des trois premières étapes, tous les registres de configuration sont accessibles en utilisant la lecture de la mémoire et des commandes d'écriture dans la plage d'adresses Image0 PCI. Les autres registres peuvent être configurés applications appropriées.
(5) Après la totalité du pont PCI unité de registre configurée à partir du logiciel sont accessibles à partir du dispositif d'accès ou le dispositif maître est activé par l'interface du bus PCI par le bras oscillant transversal PCI.
pont PCI-bréchet prendre mécanisme d'interruption nucléaire, capable de répondre aux différents événements génèrent une interruption, une demande d'interruption par la commande d'interruption et les registres d'état d'interruption. Invité comme un pont, un PCI INTA bus # broches demande d'interruption est générée, mais comme un pont par l'hôte INTA_O initie le bus WISHBONE broches d'interruption. Interrupt registre de commande est utilisé pour activer / désactiver des alarmes provenant de différentes sources. Interrompre registre d'état est utilisé pour déterminer la source d'interruption, et efface la demande d'interruption.
2.3 DMA état de transmission bidirectionnelle Conception optimale
Pour faciliter l'essai, tel qu'il est utilisé ici, les spécifications de conception du langage Verilog pour atteindre 640 × 513 source de données d'image, le flux de données sont transmises pour synchroniser les horloges de 62,5 MHz et un signal d'image par une fin valide de trame de données composée. Dans lequel la largeur de bit de 16 données de sous-image, transmis sous la forme d'une colonne, la fin de chaque trame pour augmenter l'extrémité du cadre signal de drapeau (ligne 513).
Afin d'augmenter la vitesse de transmission, le conducteur peut lire et écrire sur demande de deux blocs de mémoire, la mémoire 2 est transmise à partir de la première adresse au module FPGA, stockée dans le registre. Pendant ce temps, lorsque le conducteur détecte la carte PCI, étant donné l'interruption a lieu, retour d'état et le signal de commande de transport en temps voulu, de sorte que le FPGA pour terminer l'intervention du conducteur.
4, selon une définition de processus de transmission quatre états, à savoir commencer une opération de lecture, une opération d'écriture et de nouvelles tentatives. Après la mise sous tension machine d'état remise à zéro est dans l'état de démarrage, après avoir entré les données PCI, l'état de commande de résolution de l'ordinateur hôte de la machine (Img_en) d'ouverture de la mémoire de lecture et les opérations d'écriture. A ce moment, puisque le taux de transfert de PCI (66 MHz) est beaucoup plus grande que la cadence d'image (62,5 MHz), les données requises sont stockées temporairement dans la FIFO, l'ordinateur hôte et permet à la mémoire tampon de transmission jusqu'à ce que les données atteignent le nombre prédéterminé (img_fifo_half), la machine d'état de direction pour lire et écrire opération.
La figure 4 un module maître de la machine d'état schématique
Dans la lecture / écriture état, correspondant aux lignes adresse et signaler les données passent wbm_adr_o wbm_dat_o et, après la transmission est terminée dans l'état Retry. Lorsque le pont hôte de serrer la main avec le bus PCI, au signal de la machine d'état WISHBONE bus rétroaction (wbs_ack_o, wbs_err_o, wbs_rty_o, indiquent des erreurs de transmission avec succès et tentatives) de continuer à lancer la prochaine transaction, ou répéter la transaction en cours jusqu'à ce que les images actuelles transmises complété.
Lors de la détection du drapeau de fin de trame d'image indique que le transfert à venir de l'image est terminée, cette fois INTA # broches FPGA génère un signal élevé à l'interface PCI (broche d'interruption) notifie à l'ordinateur hôte. Dans un pilote d'aspect de distinguer la manière que le détecteur de niveau du signal, l'élimination rapide de l'interruption et de la mémoire de lecture, enregistrer des données, ou l'affichage d'une image, d'autre part, la première adresse de commutation de module de mémoire maître, pour une prochaine transmission d'image. Mode de transmission ping-pong, non seulement d'améliorer la vitesse de transmission, plus le temps de traitement pour laisser le conducteur.
3 vérification expérimentale
programme de système de transmission PCI comprend un module de transmission source analogique et PCI utilisent le développement de logiciels ISE14.4 de Xilinx, logiciel d'émulation de matériel de simulation de ISIM. Respectivement, dans l'adresse de mémoire du module de traitement maître PCI épissé accumulée (wbm_adr_o et wbm_dat_o ): traitement des données 16 peuvent être des sources de données analogiques (img_in ) .
L'unité logique de base 7 series puce FPGA de Xilinx appelé BEC Chaque CLB contient deux tranches, composées chacune de huit registres tranches (registres) et quatre table de consultation 6 entrées composition (LUT). La conception d'interface PCI FPGA transmission utilisation des ressources comme indiqué dans le tableau 1, les registres, l'utilisation de la table de correspondance sont entre 1% à 2%, du nombre total de occupés tranche a représenté environ 5% du nombre total, alors que le nombre de bascules utilisé est 1713, ce qui représente environ 34% du total.
Les résultats du tableau 1, la conception actuelle peut réduire l'utilisation des ressources matérielles au sein du FPGA, pour parvenir à un équilibre entre l'utilisation des ressources diverses, maximisant ainsi la fonction du dispositif.
La configuration du système illustré à la figure 5, le pilote est mis en uvre dans le système d'exploitation Windows XP. Comme la conception du projet bord séparé des PCB en tant que source d'entrée analogique, chaque ligne de données est 0000-027F données, après transmission à travers les résultats d'acquisition de PCI montrer sous la forme d'une image en niveaux de gris, chaque ligne de données du noir au blanc, et les données analogiques d'entrée la source, respectivement. Prouvé à plusieurs reprises, l'horloge du système PCI jusqu'à 66 MHz, les données sont stables, conformément aux normes de conception.
La figure 5 cadre PCI figure
4 Conclusion
Interface PCI avec transmission bidirectionnelle de sites étrangers ouverts Cores PCI-bréchet Pont conception de base open-source des deux voies interface de transfert DMA haut débit, et mis en uvre avec un processeur à base de FPGA, l'hôte pour le système de transmission à partir d'un processeur d'image. La carte d'interface est maintenant appliquée aux systèmes de machines à fraiser sans modèle en trois dimensions, la transmission de données à grande vitesse. Il a été constaté que la conception de la carte d'interface PCI a une vitesse de transmission élevée, une configuration souple, facile, la portabilité et d'autres caractéristiques, la transmission à grande vitesse de données pour répondre aux besoins du projet.
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