Avec le développement de la micro-électronique et de la technologie informatique, les systèmes électroniques aérospatiale et aéronautique sont progressivement vers l'intégration, l'intégration , la technologie de l'information, autre direction modulaire, intelligente et universelle. Dans un type commercial proposé étage supérieur intégré systèmes électroniques, et les exigences d'intégration universelle sur le fond du système en référence à la conception de circuit intégré, proposée sur la base du système de commande analogique-numérique mixte puce FPGA pour la composition de contrôle électrique SIP rationalisation d'un système, un procédé utilisant un isolement de micro-ondes et d'autres techniques de planarisation pour isoler le circuit de commande périphérique et un réseau de commutation à l'état solide miniaturisé, et rempli la structure 3U norme VITA-46 sur la flèche de commande électrique de l'étage supérieur la conception et la mise en uvre d'une combinaison de volumes, d'un tiers, le taux de communication est inférieur au poids de la conception classique améliorée ces derniers temps, la polyvalence, la fiabilité, la sécurité et l'essai d'autres indicateurs de performance nettement améliorée.
1 Conception du système
La flèche au-dessus d'un certain type de système de niveau électronique intégré concept global avec une nouvelle unité modulaire concept (unité conceptuelle modulaire, MCU), la combinaison du système de contrôle électrique énoncés exigences relatives à grande vitesse, de petite taille, un poids léger et une grande fiabilité. Commande électrique comme une combinaison de la phase supérieure du système de clé électronique intégré unités fonctionnelles, a besoin d'avoir un contrôle de la distribution multi-canal, le chemin des dizaines de commande de calage de l'allumage, l'acquisition de signaux analogiques multi-canal, l'acquisition du signal de commutation de multiplexeur, la commande d'urgence, Gigabit Ethernet Fibre communication réseau et les rapports d'état et d'autres fonctions, la nécessité d'une surveillance en temps réel de l'état de fonctionnement et d'autres éléments clés du système de commande principal via un système de gestion de la santé auxiliaire dans le système de contrôle, et par la situation de travail réel du système de bus CAN a été signalé.
Analyse des besoins, une combinaison de contrôle SIP de niveau supérieur du système de commande électrique, l'isolation du module de conversion de puissance, le module de conducteur isolé à micro-ondes, le module d'amplificateur d'isolement, le module d'échantillonnage et une matrice de commutateurs d'isolation à l'état solide composé de modules, et dans lequel le SIP commandé par le système de commande principal et le système auxiliaire système de gestion de la santé composé de deux parties. Double système de commande principal redondant bus 1000BASE-X reçoit des commandes provenant de l'hôte, le module de conducteur isolé isolation électrique des micro-ondes, contrôle la temporisation d'allumage pour compléter le réseau de commutateurs à semi-conducteurs et de sortie de commande de distribution d'énergie des équipements électriques peuvent être collectées tension d'entrée du circuit de conditionnement et un commutateur de signal, etc., ajoutée par l'ordinateur hôte 1000BASE-X, et a une fonction de commande d'urgence, le système de commande de maître à l'aide processeur FPGA analogique-numérique monolithique mixte. Système de gestion de la santé auxiliaire est principalement perçue par la température, la tension d'alimentation d'acquisition, la principale configuration du détecteur d'état du système de contrôle, la principale détection du rythme cardiaque du système de commande, le module d'enregistrement d'informations du cycle de vie SIP (y compris la mise sous tension sur le temps, la fréquence et la puissance, la version logicielle principale du système de contrôle, etc.) des composants de base souple, l'utilisation du processeur d'architecture SoC-flash mélangé à puce unique. Combinaison de schéma de principe de commande électrique de l'étage supérieur représenté sur la figure 1.
2 SIP conception du système de contrôle
la conception du système de contrôle 2.1
Le système de commande principal reçoit principalement des commandes de l'hôte pour terminer le calage de l'allumage, la commande de répartition de puissance, l'acquisition numérique, l'état en temps réel d'acquisition analogique et de surveillance. Master comprenant: un noyau de moteur de protocole maître, la fibre optique de base de communication Ethernet Gigabit, un noyau de traitement de signal analogique, le retour noyau de commutation, une information nucléaire de commande de commutation, commande d'urgence nucléaire, et la synchronisation temps de stockage coeur nucléaire, dans lequel le noyau est le principal moteur de protocole contrôler le bus de la puce de base pour l'échange de données complet entre autre noyau tendre, le principal schéma logique de l'architecture du système de commande représenté sur la figure 2. Exemple de conception des deux communication Ethernet de base identique, pour obtenir deux bus de commande de communication redondant, chaque Ethernet échange de données FIFO dédiée est terminée et que la principale conception de moteur de protocole de noyaux; protocole principale reçue par le noyau principal de moteur de protocole de base du moteur la principale composition de noyau de moteur de protocole de transmission, le noyau principal du moteur de réception du déballage des données est terminée, la couche d'application du contrôle CRC, la distribution de données émises; transmission moteur de données de transmission noyau calcul primaire de CRC est achevé, les données sont emballées dans une couche d'application format de données de communication et de transmission fonction de communication Ethernet vers le noyau, les fonctions de base sont fonction de réglage complète, fonctionnant en parallèle, et est conçu pour compléter le noyau principal moteur de protocole d'échange de données FIFO dédié.
2.1.1 conception de base de communication Ethernet Gigabit
Architecture de communication Gigabit Ethernet comprenant une UDP nucléaire de base, d'une réception FIFO, FIFO transmet un, système de contrôle nucléaire UDP pour le protocole UDP de la communication, y compris les sous-core 5, respectivement, recevant le IPReceiveCore_Unit sous-nucléaire Ethernet, la transmission Ethernet fille noyau IPSendCore_Unit, a reçu le syndrome CRC RecCrc_Unit nucléaire, et transmet cette RAM tampon de réception SendCrc_Unit nucléaire CRC noyau RecRam. base de communication Ethernet Gigabit l'architecture principale représentée sur la figure.
2.1.1.1 Ethernet reçoivent la conception de base
Réception de conception de base Ethernet, le signal reçu est défini comme étant le drapeau d'état Gmii_Rx_Dv, signal indicateur de données GMII_Rx_Er est reçu, Gmii_Rxd interface de signaux pour recevoir des données, une autre interface Ethernet ARP de préfixe reliés au coeur de transmission pour transmettre le signal ARP, l'interface représentée sur la figure. Ethernet reçoivent la machine d'état de base conçu pour le codage de code (Code chaud) One-chaud, en utilisant la machine d'état à trois étages. Le dispositif de commande détecte un signal valide est reçu (Gmii_Rx_Dv == 1), l'extrémité de l'état inactif (IDLE == 0), dans le processus de réception. Conception du processus de réception en trois étapes, chaque étape a une mémoire cache de registre correspondant longueur, dans lequel le calcul de contrôle CRC commence à partir de l'adresse MAC de destination Ethernet de la partie de tête, jusqu'à la fin de la zone de données UDP, la détermination d'une adresse IP de destination, le numéro de port de destination est reçu et d'autres informations correspondant. Le match, les réception de données UDP, et l'écrit dans le cache BlockRAM, lorsque tout le cadre à la fin de la vérification par le contrôle CRC sont, avant que les données sont écrites dans la FIFO de réception BlockRAM noyau de moteur de protocole maître pour l'application d'analyse de données ; en outre, il est déterminé lors de la réception de la trame de données reçue est une trame de données ou une trame ARP Ethernet, si la trame est une ARP, on détermine si la trame de la requête, vérifiez les correspondances IP de destination; chèque drapeau par la poste, et informe le noyau de trame de transmission de réponse ARP Ethernet, l'organigramme représenté sur la Fig.
2.1.1.2 Ethernet transmission conception de base
transmission Ethernet conception de base, le signal de transmission est défini comme étant la norme Gmii_Tx_En, Gmii_Tx_Er envoyer indicateur de données, Gmii_Txd signaux aux données de transmission. Procédé d'envoi: d'abord, lors de la détection des données de transmission est une demande (transmis et le noyau vide de drapeau FIFO est 0), la machine d'état passe à l'état de transmission. Gmii_Tx_En premier indicateur est défini, en fonction du format de données d'une trame Ethernet est transmis à Gmii_Txd, lors de l'envoi zone de données UDP, les données continues lues dans la FIFO de transmission pour la transmission, après la fin de la dernière trame de transmission total de contrôle CRC est terminée, la machine d'état Retour à l'état de repos, la réponse ARP pour la demande, afin d'assurer qu'aucune donnée de transmission dans la prémisse de la demande, envoie une trame de réponse ARP saut. Les données de transmission est supérieure à la priorité de la demande demande de réponse ARP. processus de transmission Ethernet nucléaire illustré à la figure 5.
2.1.2 Master Agreement moteur de conception de base
protocole basé sur le protocole de réception du moteur de protocole de sous-maître nucléaire pour envoyer le noyau principal de moteur et le noyau de moteur deux noyaux filles, les noyaux de deux sous-fonctionnement avec le port de l'interface externe de l'opération FIFO, et il n'y a pas d'échange de données entre deux modules, la logique pour assurer la transmission de données .
2.1.2.1 Master Agreement RX moteur conception de base
protocole moteur principal nucléaire principal pour recevoir l'achèvement Ethernet déterminer si les données reçues dans la mémoire FIFO et les données lues dans la mémoire FIFO de réception dans les fonctions de base de communication Ethernet. Étant donné que le système à double commande principale redondante, une ligne de bus Ethernet le long du même temps seulement, de sorte que le bus est au repos, le moteur de protocole maître recevant réseau central recevant deux détectée si la FIFO est vide, si une mémoire FIFO de réception est vide non, indique que les données de canal est reçu, la machine d'état saute, et lit des données à partir de la voie de réception FIFO; principal moteur de protocole de réception de données d'un noyau lu est terminée, puis passer au calcul de CRC, si le CRC calculé, ensemble drapeau CrcChecked 1,
0 autrement; principal moteur de protocole recevant une des fonctions nucléaires de base pour écrire des données dans la mémoire FIFO, la machine d'état passe à l'état de repos. Réception de moteur principal noyau diagramme d'état de protocole représenté sur la Fig. Le système utilise un format de trame de communication particulière comprend 2 octets de tête, le type de commande 1 octet, 1 octet indique un émetteur-récepteur, une fréquence d'erreurs d'octets correspondant à la longueur du contenu de données, une valeur de somme de contrôle 2 octets CRC, trame de 2 octets enfin, comme indiqué dans le tableau 1.
2.1.2.2 protocole principal pour envoyer moteur conception de base
La conception, les principales entières noyau de moteur de protocole de transmission de trois machines d'état. Une première fonction de machine d'état sont lues à partir des fonctions correspondantes doivent être rapportées sur les données de base, un mode d'interrogation de pointeur, les fonctions centrales nucléaires de sous-fonction de balayage de 1 à N, dans la mémoire FIFO est vide, comme une sous-fonction FIFO nucléaire est non vide, le registre de données groupe lue à l'envoi du noyau de moteur, et un troisième temps d'attente de la machine d'état pour l'achèvement de la transmission, la transmission est terminée, la fonction suivante de sous-balayage de base FIFO; noyau si la sous-fonction FIFO est vide, alors le prochain balayage nucléaire sous-fonction, après la fin du scrutin, la machine d'état revient à la première base de sous-fonction de balayage 1. La deuxième machine d'état est une fonction de calcul de la valeur de contrôle CRC, lorsque la détection de la première machine d'état lit la FIFO est terminée, la machine d'état de quitter l'état de repos, saut pour calculer le CRC correspondant à la trame de données, attente d'achèvement du calcul la troisième machine d'état d'achèvement de la transmission de trame de données et le saut à l'état de repos. Le troisième paquet de données envoyé à la machine d'état, le second état est détecté lorsque la machine a terminé le calcul de somme de contrôle CRC, et dans l'état d'attente, la troisième machine à états de quitter l'état de repos, les données d'écriture est emballé dans un format de trame correspondant noyau de communication Ethernet FIFO de transmission correspondant, après l'achèvement de la troisième machine d'état revient à l'état inactif. A cette époque, les deuxième et troisième alors que la machine d'état à l'état de veille, la première machine d'état continuera à balayage. protocole de transmission principal moteur central diagramme d'état représenté sur la Fig.
2.1.3 Sous-fonction conception de base
la conception de base en deux sous-fonction l'architecture, fonctionne comme un premier émetteur-récepteur avec le noyau FIFO, une seconde fonctions de base que de la RAM à double accès. Un premier mode de fonctionnement pour détecter si l'architecture de réception FIFO est vide pas, sinon les données vide de saut est lu, après l'achèvement d'un cycle d'exécution du saut, saut à ce module écrit transmission de données FIFO; seconde mode de fonctionnement similaire au premier type d'architecture de groupe, qui est condition déterminée signal reçu est égal à 1, la fonction reçoit le processus de début d'exécution. Réaction noyau de commutation, un nucléaire de commande de commutation, commande d'urgence nucléaire, et le noyau de mémoire d'informations de synchronisation temporelle en utilisant une première architecture de base, en utilisant une seconde architecture de base d'acquisition de signaux analogiques, comme représenté sur la Fig.
2.2 auxiliaire Système de gestion de la santé
Auxiliaires des systèmes de gestion de la santé (assistance gestion de la santé, AHM) pour des capacités en temps réel le suivi de l'état de fonctionnement du système principal de commande et téléchargement des paquets d'informations ordinateur supérieur pour le traitement. système AHM utilisant un processeur ARM noyau dur intégré pour effectuer la gestion du système FPGA build acquisition de la température du noyau mou CoreGPIO réalisé, l'état de configuration du système de détection maître, régler la tension d'alimentation pour réaliser la collecte de CoreSPI doux, la fonction du système de commande d'enregistrement d'informations de cycle de vie SIP, construire des implémentations CoreUART du système de détection de rythme cardiaque maître, l'accès au système de contrôle caractéristiques principales de la version du logiciel.
système de gestion de workflow pour aider la santé: après la mise sous est d'abord initialisé, car la puce FPGA l'architecture Flash, le temps d'initialisation plus rapide que le système de commande principal, l'initialisation du système de contrôle est SIP complet va durer des informations d'état de travail lu à partir du FRAM, chèque état de configuration FPGA du système de commande principal, le système de commande principale du module d'acquisition de tension d'opération de balayage FPGA si l'acquisition est terminée, le système de commande maître lorsque l'acquisition est la valeur du capteur de température complet est lu, le système principal de commande de balayage paquet rythme cardiaque, les données de mise à jour stocké le module SIP dans le FRAM, un cycle de travail complet, l'état retourne à la configuration du FPGA de détection. Les données sont signalées par l'interruption du module CAN, lorsqu'il existe une demande de déclaration, les rapports du paquet de données correspondant. organigramme de fonctionnement du système de gestion de la santé auxiliaire représentée sur la figure.
3 synthèse et de routage
système de contrôle principal de Xilinx utilisant l'environnement de développement de conception Vivado, le système de développement en utilisant Verilog HDL est terminée, le système est intégré pour générer le système principal de commande 10 représenté sur la figure hiérarchie logique figure. Le coin supérieur gauche comme deux noyau de communication Ethernet EthernetMacCore_Unit1 et EthernetMacCore_Unit2, noyau de moteur de protocole coin supérieur droit de la transmission principale et le module de réception pour les préfixes MainCommander, le coin inférieur gauche de la partie centrale de commutateur de commande, le coin inférieur droit, par rapport aux autres noyau sous-fonctions.
Système de gestion de la santé auxiliaire utilisant l'environnement de développement Libreo Soc Microsemi pour la conception, le développement à l'aide du système complet Verilog HDL, le système est complet, diagramme RTL montre la figure 11.
4 Simulation et test
4.1 Simulation
Après l'achèvement des fonctions en utilisant la conception de base Verilog HDL, par l'écriture test et de simulation précision banc d'essai des fonctions logiques complètes de chaque noyau, l'ensemble de commande électrique primaire simulation de cur IP SIP où le système de commande.
4.1.1 simulation nucléaire Ethernet
Lorsque les noyaux Ethernet émulation, simulation des données d'Ethernet reçues, tout en recevant les données sont écrites dans la RAM tampon, la réception est terminée, une somme de contrôle CRC32, après la vérification est passée, le nombre de numéros IP et le port correspondant, etc. et les données lues dans la RAM tampon et ensuite écrites dans le noyau de réception de la FIFO Ethernet. Les résultats de la simulation à. La figure 12,. La figure 13, pour répondre aux exigences.
4.1.2 Accord principal moteur de simulation nucléaire
Respectivement recevoir et transmettre le moteur de base de moteur sous-sous-maître protocole moteur noyau simulation de commande de noyau, le flux de données de test correspondant au flux de travail. La figure 6 et. La figure 7, les résultats de simulation présentés sur les figures 14 et 15., Pour répondre aux exigences.
4.1.3 simulation nucléaire sous-fonction
Sous-fonction simulation de cur, avec commutateur de sélection de simulation de cur de commande FIFO. Après avoir reçu les données, le signal CONTROL_ENABLE est égal à 1, le processus d'entraînement du signal de commutation, une horloge, des données de transmission écrites à la FIFO de transmission, les résultats de simulation présentés sur la figure 16, afin de répondre aux exigences.
4.2 Test de performance
Sur la plate-forme série puce FPGA Xilinx Artix7 et Microsemi plate-forme de puce SmartFusion2 SOC série respectivement le système maître et le système de gestion de la santé conçu pour aider lors de la vérification, la fonctionnalité pour répondre aux exigences de conception. Le système de commande est encapsulé dans le module SIP (représenté sur la. Figure 17), et un test de performance dans la composition de la commande électrique du type d'étage supérieur, l'environnement de test tel que représenté sur la Fig. run test de performance PC test de simulation du logiciel PC ci-dessus ordinateur de qualité, exécutez les tests de logiciels de capture Wireshark. L'envoi d'un résultat d'essai communication sont représentés sur les Fig. 19 à 21, dans lequel la Fig. 19 est une est utilisée interface de commande de l'ordinateur 20 lors de la création WireShark capturé trame ARP, PC 21 est établi avant et après la table d'adresses MAC dans une communication, la figure 22. WireShark capturé des données de communication normale. Les résultats des tests montrent que la conception répond aux exigences.
5. Conclusion
Ce document fait le niveau de recherche ci-dessus combinaison de conception de commande électrique et la mise en uvre du concept flèche SIP basé sur SIP et met en évidence la conception du système de contrôle interne et de mise en uvre des combinaisons de commande électrique. Introduit le principe du centre de gestion de charge électrique, détaillant sa conception de l'architecture du système de contrôle SIP et importante conception de base IP, vérifié sur Xilinx et plate-forme de puce Microsemi FPGA, et appliqué à un certain type de fusée commerciale étage supérieur système électronique intégré. La méthode est mise en uvre dans un petit volume du maître de la composition du système de commande électrique, la gestion de la santé du système secondaire et double communication Ethernet redondant à fibre optique, des méthodes plus traditionnelles sont mises en uvre en termes de volume, le poids, les performances, le coût et le taux de communication ont plus d'avantages, avec une bonne valeur promotionnelle.
références
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Informations sur l'auteur:
Lu Yufang 1,2 Zhuang Yiqi 1, 2 hui Wu Xuan
(1. School of Microelectronics, Université de Xi'an électronique de la science et de la technologie, Xi'an 710071, Chine; 2. Guilin Aerospace Electronics Co., Ltd, Guilin, Guangxi 541002)
