- Traduit de Tomshardware et une partie de finition
Étant donné que les défis techniques de base et les facteurs financiers, selon la loi de Moore pour améliorer la vitesse d'une densité de circuit intégré monolithique a ralenti. Cependant, d'un point de vue architectural, la diversité de la demande du produit final ne cesse de croître. Est l'unité de traitement hétérogène avec les nouvelles applications optimisées centrées sur les données. Cependant, le processeur classique - retard d'interface de mémoire entravé les performances requises pour ces applications sortie. Je crois que les lecteurs Semiwiki des derniers progrès des produits de paquet à puces multiples avancées ont été entendus, ce qui est à base de silicium et interposeur 2.5D 3D vias par silicium topologie basée.
Au séminaire de package avancé organisé par Intel, l'emballage Ram Viswanath Intel / (ATTD), vice-président du test de développement technologique a déclaré: « Nous avons développé une 2.5D unique et technologies d'emballage en 3D, et nous sommes impatients de partager avec nos clients architecte produit maintenant. MCP a la capacité de poursuivre une ampleur sans précédent et la diversité fonctionnelle. « cette déclaration est surprenant de constater que certains membres ont même demandé Ram pour donner confirmation. Inutile de dire que, le plus grand IDM des semi-conducteurs étant chercher avec enthousiasme la collaboration MCP design avec les clients dans le monde.
Par la suite, dans l'exposition des semi-conducteurs ouest des États-Unis Intel (Semicon West) montre trois nouvelles technologies d'emballage: Co-EMIB, interconnexion omnidirectionnel (ODI) et une pluralité d'E / S matrice (MDIO). Ces nouvelles technologies par épissage une pluralité de matrices dans un processeur, mettre en uvre une conception à grande échelle. La technologie apporte la puissance et la performance du paquet presque monolithique hétérogène technologie Intel 2.5D EMIB et Foveros 3D conçu. Pour les centres de données, ce qui permet Internet bien au-delà des limites de taille de la puce d'une filière unique.
L'accent est généralement concentrée dans le nud de processus de semi-conducteur lui-même, devenir encapsulé dans un pilote semi-conducteurs modernes ont tendance à être négligés. Enfin, le silicium est la nécessité pour une partie d'un système plus plus de puissance et des interconnexions de données. Dans cette perspective, le paquet fournit l'interface physique entre le processeur et la carte mère, la carte mère agissant en tant que la zone d'appui et la puce énergie électrique. Quelques années il y a Intel a déclaré que son assemblage et le test échelle de R & D plus grand que les deux plus grandes OSAT (sous-traité l'assemblage et les entreprises de test) ensemble.
Innovation Package permet un plus petit paquet, il est possible d'accueillir une batterie plus grande, comme nous l'avons vu plus haut Broadwell-Y. En utilisant un élément d'interposition en silicium mémoire à grande largeur de bande intégré (HBM), pour parvenir à une réduction de taille similaire de la carte de circuit. Alors que l'industrie a tendance à des usages de démonstration hétérogènes d'une petite puce des blocs de construction et d'interconnexion au niveau de la plate-forme devient très importante.
EMIB
Depuis 2017, Intel a été libéré EMIB (intégré pont d'interconnexion multi-puce), qui est une alternative à faible coût pour interposeur de silicium, Intel a également prévu d'introduire une telle petite stratégie de puce à puce grand public. En bref, un pont de silicium est EMIB, peut établir un canal à grande vitesse entre les deux puces. pont silicium est incorporé dans l'emballage entre les deux filière adjacent.
Il peut être comparé à une taille de masque (832mm2) ou plus interposeur de silicium, EMIB seulement une puce de silicium très faible, et donc pas cher. En comparaison avec les pistes de boîtier standard (par exemple AMD infini de structure) pour le module multi-puce (MCP) de manière classique, il a la même largeur de bande que l'élément d'interposition de silicium et de l'énergie par bit avantages. (Dans une certaine mesure, puisque la PCH est une filière séparée, chiplet a en fait très longtemps.)
Un autre avantage est que les diverses fonctions EMIB bloc IP ou puce peuvent être construits en fonction de leur technologie la plus appropriée, de sorte que le coût peut être réduit en utilisant la filière inférieure et améliorer le rendement. EMIB Il existe plusieurs autres avantages, comme permettant aux concepteurs de petites puces pour construire une puce bibliothèque, en utilisant la meilleure petite puce disponible sur chaque point dans le temps, afin de mettre en uvre le développement IP et l'intégration de la séparation. Intel utilise actuellement EMIB dans Stratix 10, Agilex et FPGA Kaby Lac-G, la société dans sa feuille de route plans plus vastes de cette technologie.
Foveros
Dans l'architecture de l'année dernière, Intel décrit encore sa prochaine technologie 3D Foveros sera utilisé dans Lakefield. D'une manière générale, il est un élément d'interposition en silicium actif, qui utilise des vias de silicium (TSV) de la multicouche de silicium empilées. Il a une bande passante plus élevée et une faible consommation d'énergie que EMIB, mais pas discuté Intel leur coût relatif de.
En utilisant Lakefield Foveros la matrice de base (PCH fournit de l'énergie et des fonctions de transport) reliée à la calcul du 22FFL mourir 10 nm, et qui a un noyau quatre Tremont de Sunny Cove. En mai de cette année, la vision d'Intel d'une autodérision ses concepts de produits avancés: Utilisation EMIB et Foveros créer un seul paquet géant composé d'une pluralité de puces.
Mardi, Intel a publié trois technologies d'emballage plus avancés, il se développe dans l'exposition des semi-conducteurs ouest des États-Unis.
Co-EMIB
Co-EMIB Cette technologie permet aux données centrées sur les produits ci-dessus hétérogènes deviennent une réalité en grande partie. Il permet essentiellement Intel de se connecter ensemble plusieurs Foveros de puces empilées 3D pour créer des systèmes plus grands.
Intel a démontré un concept de produit comprend quatre piles Foveros, chaque pile de petite puce huit petites de calcul, et est relié à la matrice de base par TSV. (Ainsi rôle Foveros est en une seule pièce de matrice est relié fonctionnellement à une petite puce, lecture). Chaque pile sera suivi par l'interconnexion de Foveros Foveros deux co-EMIB relier ses deux adjacents. Co-EMIB est également utilisé pour connecter l'émetteur-récepteur à la HBM et la pile d'évaluation.
De toute évidence, produit un tel aura un coût énorme, car il est essentiellement dans un seul paquet contient une pluralité de produits de qualité monolithique classique. Ceci est très probablement Intel sera classé comme concept de produit centré sur les données de la raison, il est surtout pour ceux qui paient ces coûts seraient heureux de revenir pour d'autres participants performances nuage.
Attraction est prévu à proximité de l'ensemble du paquet des capacités d'interconnexion monolithique et les performances. De plus, Co-EMIB monolithique filière par rapport à l'avantage que le paquet peut être bien au-delà des limites hétérogènes de taille de la matrice de puce monolithique sont positionnés chacun sur leur propre noeud de processus le plus approprié IP. Lors de la conférence des investisseurs en mai, sur Murthy, directeur de l'ingénierie, a déclaré il y a deux ans, les petites entreprises Foveros laisser peuvent utiliser une puce plus petite pour intercepter la nouvelle technologie.
Source: Intel
Bien sûr, étant donné que EMIB est un pont à l'intérieur de l'emballage, de sorte qu'il est inséré au cours du processus d'assemblage commence, suivi par insertion Foveros pile. WikiChip Fournir un diagramme Co-EMIB pour relier deux pile Foveros.
ODI
interconnexion omnidirectionnel (ODI) est une technologie d'interconnexion nouvelle. Il est une interconnexion multi-puce d'une autre addition de type à la norme MCP, et le EMIB Foveros. Comme son nom l'indique, il permet la transmission horizontale et verticale. Bande passante que TSV traditionnelle, parce que beaucoup plus ODI TSV. Il permet de conduction de courant directement à partir du substrat de boîtier. Résistance et une latence plus faible. Par rapport à la TSV traditionnelle, ODI nécessaire sur la base des canaux verticaux meurent beaucoup moins que TSV conventionnel. Ainsi, en minimisant la zone de la filière, et la sortie de la zone de transistor active.
MDIO
Enfin, I / O (MDIO) est mis au point sur la base multi-matrice de bus d'interface de haut niveau (AIB) sur, qui fournit un niveau normalisé Interface EMIB SiP PHY, pour la communication entre le chiplet. L'année dernière, Intel fera don de son AIB à DARPA, comme une petite puce de la norme d'interconnexion libre de droits. MDIO vitesse broches mise à niveau de 2Gbps à 5.4Gbps. la densité de surface de la bande passante a augmenté, principalement due à une augmentation substantielle de la densité linéaire de la bande passante. Intel I / O oscillation de tension de 0,9V à 0,5V vers le bas, et d'améliorer l'efficacité énergétique. Intel fournit également une comparaison avec LIPINCON TSMC a récemment publié.
Cependant, il y a peu de vous rappeler. En dépit de la vitesse apparemment de la broche le plus haut possible, mais ce n'est pas vrai, souvent à grande vitesse de conduit à une consommation élevée d'énergie. Meilleur être considéré comme un ensemble d'options d'interconnexion. Dans un aspect, certains protocoles canal ayant une vitesse plus élevée (et donc moins de canaux), par exemple, le PCIe 32Gbps 4.0. D'autre part, et de la technologie HBM EMIB a un débit de données plus faible par broche, mais ils ont généralement plus dispositif d'interconnexion. EMIB feuille de route comprend pas de bosse réduite, ce qui peut donner plus de connexions, le débit du canal est donc pas de priorités élevées.
D'autres discussions
Lorsque ces technologies sont prêts, ils Intel offrent des fonctionnalités puissantes pour se rencontrer et ère centrée sur les données hétérogènes. Dans le client, les avantages de paquet de haut niveau comprend une plus petite taille de l'emballage et de la consommation d'énergie plus faible (pour Lakefield, Intel revendique veille SoC de puissance qui permet de réduire de 10 fois à 2,6 mW). Dans le centre de données, le paquet contribuera à construire grande échelle avancée et puissante plate-forme dans un seul paquet, ses performances, la latence et les caractéristiques consommation d'énergie sont proches de la performance d'une matrice monolithique. Établir avantage du rendement et de l'écosystème chipset de petites puces est la principale force motrice.
En tant que fabricants de dispositifs intégrés (IDM), Intel a, de silicium à l'architecture et la plate-forme, il peut être une vaste coopération avec d'autres entreprises ne peuvent pas faire et la façon de développer l'encapsulation IP. Comme Babak Sabi, vice-président et directeur général du département de l'emballage d'Intel et du développement technologique test Company Group, a déclaré: « Notre vision est de développer une technologie de pointe, la puce et un petit paquet de puce ensemble, afin de correspondre à la fonctionnalité du système sur un seul morceau de méthode hétérogène. nos architectes puce avec une flexibilité sans précédent, leur permettant de bloquer IP et de la technologie avec le nouveau facteur de forme de l'appareil dans une variété de mémoire et des éléments d'E / S peuvent être mélangés et combinés. la structure verticalement intégrée Intel intégrée dans hétérogène fois l'avantage, nous avons donc une capacité inégalée d'optimiser conjointement la structure, les processus et les emballages pour offrir des produits de pointe. "
MDIO devrait être disponible en 2020. Il y a des rumeurs selon lesquelles Intel utilisera Foveros au début de 2022, et il est donc possible d'utiliser Co-EMIB sur Granite Rapids. Intel n'a pas été déterminée période ODI de.
