L'introduction précoce technologie bipolaire de processus, qui est intégré la technologie de processus de premier circuit apparu, sa grande consommation d'énergie, ne peut pas répondre aux exigences de grande échelle circuit intégré.

L'introduction précoce NMOS et de la technologie PMOS, qui se caractérise par une forte intégration, mais la vitesse est faible.

Des problèmes existent overlay PMOS de porte en aluminium d'arythmie et de la technologie de processus de technologie NMOS. Présenter les avantages et caractéristiques de la technologie de silicium polycristallin de processus de porte.

Introduction Processus technologie CMOS, à haute intégration et une faible consommation d'énergie. Avec le développement de la technologie, il est intégré circuit une tendance inévitable à grande échelle.

Décrit le mécanisme physique de latch-up CMOS, le principe de fonctionnement d'un circuit équivalent d'un CMOS dans NPN et PNP parasite décrit la forme physique du mécanisme de verrouillage.

Introduction précoce SOS circuit intégré CMOS fabriqué sur circuit intégré saphir SOS peut empêcher latch-up.

Introduction La technologie BiCOMS, des dispositifs BiCMOS et CMOS est le BJT fabriqué sur la même puce, intégré à haute transconductance du BJT, les avantages de faible consommation d'énergie et la capacité d'entraînement des dispositifs CMOS, hautement intégrés.

Présentation BCD technologie des procédés, BCD est le BJT, CMOS et des dispositifs DMOS fabriqués simultanément sur la même puce, en plus d'une combinaison de la capacité d'entraînement transconductance élevée et une charge élevée de BJT et CMOS à haute intégration et les avantages de faible consommation d'énergie, il a également haute tension intégré à grande capacité d'attaque en courant du dispositif DMOS haute tension.

Présentation HV - technologie CMOS, la technologie HV-CMOS et la technologie CMOS est de DDDMOS / FDMOS fabriqué sur la même puce, ce qui est une technologie de processus CMOS conventionnel pour le processus d'extension de la haute pression, la sortie de signal à haute tension peut prendre en charge.

Introduction La technologie DRAM, la mémoire à accès aléatoire dynamique DRAM, il est seulement l'un d'un transistor de cellule, une densité élevée, la DRAM sous la forme d'informations charge stockée sur le condensateur.

Introduction La technologie EEPROM Flash, Flash EEPROM de Flash lecture programmable effaçable électriquement seulement de mémoire, FLASH beaucoup avalanche mode de programmation d'injection d'électrons chauds, par le principe de l'effet tunnel (F-Ntunneling) effacer électriquement le contenu de la mémoire, il ne peut obtenir l'unité de stockage en vrac effacées en même temps, on ne sélectionne la ligne de mot, une cellule de mémoire ne comporte qu'un seul transistor.

Introduction La technologie EEPROM, EEPROM morte programmable effaçable électriquement mémoire morte, que les principes de la programmation et l'effacement de tous les tunnels de FN, il peut obtenir l'effacement d'une seule cellule, il a un mot de sélection de lignes, une cellule de mémoire comprend deux transistors.

Introduction stockage OTP, SRAM et réservoir de stockage ROM ou similaires.

Introduction et porte en aluminium grille de silicium polycristallin (polysilicium), matériau de grille MOS est en aluminium au départ, mais il manque la présence de la porte en aluminium problèmes de recouvrement peut affecter le degré d'intégration, la porte fin grille en polysilicium au lieu de l'aluminium.

Introduction Le siliciure de métal de grille (un polycide), inconvénient est que grille de polysilicium de haute résistivité, tandis que les caractéristiques en courant continu du dispositif MOS est pas affectée, mais affecte sérieusement les caractéristiques de fréquence des dispositifs MOS, du polysilicium et du siliciure de métal est au lieu d'un matériau à double polysilicium de grille pour réduire la résistance de la porte.

Décrit une structure de dispositifs MOS vidange légèrement dopée (LDD) avec fonction de tailles vers le bas pour le renforcement de champ à canal du sous-micron sont, de graves effets injection porteurs chauds, en vue d'améliorer ce problème introduction de la technologie LDD IMP.

Décrit siliciure de métal auto-aligné (salicide), dans lequel le dispositif MOS pour réduire la taille du sous-micron ou moins profond, la taille du trou de contact diminue, la résistance de contact augmente (ci-dessus 200ohm), un siliciure métallique (siliciure) avec une diminution la résistance de la résistance et le contact de la région de source.

Décrit une implantation d'ions de canal et la poche d'implantation d'ions, dans lequel la taille du dispositif MOS est réduite submicronique profond, entre les régions de source et de l'épuisement de drain à proximité de l'autre, conduisant à la DIBL, le courant de fuite est formé, en vue d'améliorer ce problème, canaliser l'implantation ionique et un atome d'halogène / poche implantation ionique pour augmenter la concentration d'ions de la région de canal afin de réduire la largeur de la région d'appauvrissement entre la source et le drain du substrat, afin d'améliorer le courant de fuite.

Introduction et amélioré source de silicium contraint, et la taille de caractéristique de vidange (RSD), des dispositifs MOS continuent à se rétrécir et 90 nm ou moins, afin de supprimer l'effet de canal court, ce qui augmente la concentration de dopage de canal, mais le canal fortement dopée augmente la diffusion de Coulomb , amène le dispositif pour diminuer la vitesse. Afin d'améliorer ces problèmes, l'utilisation de la technologie de DSR matériau tendu incorporé dans les régions de source et de drain, ce qui améliore la vitesse de l'appareil.

Décrit un haut K diélectrique - grille métallique (le HKMG), la taille de caractéristique de dispositif MOS de continuer à se rétrécir et 45 nm ou moins, l'épaisseur de la couche d'oxyde de grille est réduite à 2 nm ou moins, des électrons à travers la couche d'oxyde de grille sous la forme de vagues, le courant de fuite de grille. Pour améliorer ce problème, l'introduction de la technologie HKMG.

Introduction complètement épuisé - FD-SOI (Fully DepletionFD-SOI), la taille des caractéristiques de l'appareil MOS continue à se rétrécir et 22nm ou moins, afin d'améliorer la concentration de dopage du canal seul et réduire la profondeur de jonction de source et le drain ne peut pas bien améliorer le canal court effet.

Introduction Le domaine ailette transistor à effet -FinFET, la taille de caractéristique de dispositif MOS de continuer à se rétrécir et 22 nm ou moins, en utilisant des corps FinFET et la structure en trois dimensions à la place du circuit intégré à transistor MOSFET SOI FinFET comme une structure plane pour améliorer l'effet de canal court.

Avant l'introduction de la technologie de silicium contraint, y compris fond technologie de silicium contraint et apparaît à rude épreuve les concepts de la technologie de silicium.

Introduire tendues développement de la technologie de silicium, dans les années 1980, la technologie de silicium contraint a commencé à apparaître. En 2002, Intel à rude épreuve la technologie de silicium à la technologie 90nm CMOS.

L'introduction d'une conductivité électronique de masse efficace, le matériau dans le substrat de silicium, la structure de bande de silicium ayant une pluralité de vallée de l'énergie, qui est composé de six vallées de bandes de conduction dégénérées et de l'énergie, et pour les six vallées de bandes de conduction dégénérées respectivement six extremum .

Décrit la contrainte de compression uniaxiale de sorte que la division de la bande de conduction, l'application d'une contrainte de compression uniaxiale du matériau de silicium peut provoquer six vallées de bandes de conduction dégénérées et peut être divisé en six fois vallées dégénérés d'origine peuvent être divisés en deux groupes: supérieur dégénérescence quadruple énergie dans la vallée de la vallée de l'énergie à-dire l'énergie secondaire ([Delta] 4), un groupe d'énergie inférieure à deux fois dégénéré vallée de l'énergie qui est la principale vallée d'énergie (2).

Introduction Le changement de contrainte de compression uniaxiale probabilité de diffusion de phonons, lorsqu'il est soumis à une vallée de l'énergie de fractionnement de silicium une contrainte de compression uniaxiale, la vallée de l'énergie Delta] 2 peut être réduite, et le creux 4 peut augmenter l'énergie, il y a une grande différence d'énergie entre eux, ce qui réduit l'énergie Valley probabilité de diffusion phonon entre les deux.

Décrit une contrainte de traction uniaxiale de sorte que la division de la bande de conduction, une contrainte de traction uniaxiale est appliquée sur le matériau de silicium peut entraîner des six vallées de bandes de conduction dégénérées et peut être divisé en six fois vallées dégénérés d'origine peuvent être divisés en deux groupes: est une vallée énergie et à double énergie plus élevée à savoir la dégénérescence vallée d'énergie secondaire (Delta] 2), un groupe de quadruple énergie plus faible dégénérescence de vallée de l'énergie qui est la principale vallée d'énergie (4).

Décrit un changement contrainte de traction uniaxiale probabilité de diffusion de phonons, lorsqu'il est soumis à la vallée de contrainte de traction par division de silicium d'énergie, la vallée de l'énergie Delta] 2 peut être augmentée, diminuée de l'énergie et de la vallée énergie 4, ils sont grande différence d'énergie entre le creux d'énergie réduisant ainsi probabilité de diffusion phonon.

Décrit une bande de valence de fractionnement de la contrainte de compression uniaxiale, tout en appliquant une contrainte de compression uniaxiale, bande de trou lourd et une division de bande de trous légers se produit, la bande de trou de lumière augmente, la bande de trou lourd a diminué, le trou d'occupation de première bande de trou léger. Une contrainte de traction uniaxiale est appliquée, la bande de trou de lumière diminue avec l'augmentation des trous lourds, les trous occupent première bande de trou lourd.

Présentation sources de SiC et de drain souche incorporé des caractéristiques techniques, des régions de source et de drain souche SiC incorporé technologie NMOS est largement utilisé pour améliorer la vitesse, l'utilisation de différentes constantes de réseau de silicium et de carbone, pour produire une contrainte à la variation de canal vallées de la bande de conduction dégénérée silicium et pour réduire la conductivité électronique de masse effective et de la probabilité de diffusion.

Décrit des techniques épitaxiales sélectives, la technique de epi sélective est l'utilisation du principe de base de la croissance épitaxiale, ainsi que des propriétés de nucléation de silicium dur pour la formation du film isolant, la croissance des techniques de croissance de couche épitaxiale d'autres régions ne sont pas dans une zone spécifique de la surface de silicium.

Procédé décrit SiC matériau épitaxié, déposé par CVD et humide, les techniques de gravure croissance épitaxiale de SiC à être tendues plusieurs fois matérielles dans le dépôt et la gravure multiple.

Procédé décrit le processus de croissance de SiC.

Présentation tendue régions de source et de drain SiGe incorporés des caractéristiques techniques, des régions de source et de drain technologie SiGe intégré tendu est largement utilisé pour augmenter la vitesse du PMOS, l'utilisation de différentes constantes de réseau de silicium et de germanium, afin de produire une contrainte de compression uniaxiale sur le canal, en changeant la bande de valence du silicium Structure de bandes, ce qui réduit la masse effective de conductivité des trous.

Introduction de la technologie formée par croissance épitaxiale processus SiGe.

Introduction Vue d'ensemble de la technologie de mémorisation de stress, y compris la question du concept des techniques de mémorisation de stress et rencontre des techniques de mémorisation de stress.

Décrit les facteurs qui influent sur les techniques de mémorisation du stress.

Introduction La technologie de processus de mémorisation de stress.

Décrit une couche d'arrêt de gravure de contact tendues des caractéristiques techniques, la gravure de la couche de concept technologique de barrière de trou de contact tendu, le CESL de contrainte de traction uniaxiale NMOS, PMOS CESL de contrainte de compression uniaxiale.

Lance une autre couche de nitrure de contrainte est déposée, une couche d'arrêt de gravure trou de contact SiON, un film de contrainte de traction Si3N4 (NMOS), le film de Si3N4 de contrainte de compression (PMOS).

Décrit une technique de traitement de couche d'arrêt de gravure de contact.

Il décrit le développement d'une structure de silicium polycristallin empilement de grille.

Présentation Poly / SiON pile de grille, les problèmes de fuite de grille dioxyde de silicium pur couche diélectrique, la fuite de grille résoudre mode de réalisation, SiON a un avantage de trois.

couche d'oxyde de grille décrit des procédés de nitruration, un procédé de tube de four de traitement thermique de nitruration, un procédé de nitruration au plasma.

Introduction Contexte apparaît technologie de processus HKMG, les problèmes que pose le processus 45nm, la technologie de processus HKMG.

Introduction Les effets quantiques de substrat à la taille du dispositif MOS est réduite à 90 nm ou moins, l'épaisseur d'oxyde de grille continue de diminuer, l'épaisseur de la couche d'oxyde de grille est inférieure à 2 nm, les propriétés physiques des supports cesse de se conformer à la théorie classique, les effets quantiques peuvent devenir très important, résultant en une capacité série supplémentaire à l'électrode de grille.

L'introduction de silicium polycristallin effet d'appauvrissement de grille, lorsque le dispositif est polarisée en inverse, une différence de pression existe entre la grille et le substrat, un champ électrique entre celles-ci, la couche d'oxyde de silicium polycristallin près de l'interface de la bande de flexion, et la charge est épuisée, de sorte que la formation d'une région d'appauvrissement de grille polycristallin. La région d'appauvrissement produira une capacité série supplémentaire entre la grille de silicium polycristallin et la couche d'oxyde de grille.

Il décrit l'épaisseur d'oxyde de grille équivalent, l'industrie utilise généralement courbe faible et une capacité-tension de haute fréquence (C-V) caractéristique des dispositifs MOS pour extraire l'épaisseur électrique du diélectrique de grille. épaisseur électrique du diélectrique de grille d'un dispositif MOS du substrat et la charge de grille centroïde de charge centroïde.

Décrit le courant de fuite de grille, lorsque l'épaisseur est inférieure à 2 nm SiON, il n'y a plus un isolant idéal, des électrons entre la grille et le substrat apparaît quantification, il se comporte comme ondes porteuses volatiles sous la forme d'environ couche barrière formant un peroxyde effet tunnel quantique, est formée dans le courant de fuite de grille entre la grille et le substrat.

Il décrit une couche diélectrique à constante diélectrique élevée.

Présentation HfO2 SiON et HfSiON substitués comme avantages d'oxyde de grille et les problèmes causés.

Les solutions décrites ne sont pas compatibles, l'industrie des semi-conducteurs comme un dispositif utilisant un métal à la place d'un matériau de silicium polycristallin de grille, l'interface entre le matériau diélectrique à K élevé du substrat est inséré dans un film SiON extrêmement mince.

Procédé décrit les problèmes rencontrés lors de la première porte, première source et le processus de grille de drain de passer par le recuit à haute température pour activer le processus d'implantation ionique, pour un matériau de grille plus métallique, le recuit à haute température, la fonction de travail va dériver vers la bande interdite intermédiaire, perdant ainsi le réglage du seuil tension appliquée.

Procédé décrit couche de revêtement est déposée, dépôt de couches atomiques (Atomic Layer Deposition, ALD) ou par des techniques physiques de dépôt en phase vapeur.

Introduction du matériau à constante diélectrique élevée faisant face, des solutions et des procédés de dépôt HfSiON.

Tout d'abord introduit dans la technologie des procédés de technologie de grille, la technologie de grille métallique intégrée avec le processus de la technologie conventionnelle Poly / SiON similaire, mais plus dans le matériau diélectrique à K élevé à l'étape de procédé « couche de couverture » grille de silicium polycristallin intégré.

Après la technologie des procédés de grille d'introduction.

Avantages suivants la technologie des procédés de grille d'introduction, une couche diélectrique à K élevé et un matériau de métal de grille est formée après le processus de recuit thermique à haute température après une bonne performance de la porte.

Procédé décrit la technologie des procédés de grille.

Procédé HKMG décrit les présents problèmes techniques, bien que l'utilisation de la grille métallique HKMG et couche diélectrique de grille en silicium polycristallin problème de l'appauvrissement de haute K et résout le problème de fuite de grille, mais il est également un substrat de silicium et une grille de haut-K couche diélectrique dans la couche interfaciale SiON , la couche d'interface SiON affaiblit la contribution de la couche diélectrique de grille à K élevé sur la capacité de grille de la technologie de pointe. En outre, le problème de quantification du canal substrat existera toujours, techniquement, il n'y a aucun moyen de l'améliorer.

Il introduit le concept et les avantages de la technologie SOS.

Introduction La technologie SOS améliorée de verrouillage, une technologie de circuit intégré pour ces particules cosmiques SOS ont un système immunitaire de très forte, la charge est uniquement présent dans le PW ou NW nouvellement généré et ne provoque pas latch-up.

SOS technologie pose des problèmes rencontrés, la formation des dislocations, des jumeaux et des défauts d'empilement et d'autres défauts, faible conductivité thermique, la contrainte de compression dans le silicium et similaires.

Introduire le concept de la technologie SOI et la fabrication de technologies SOI wafer.

Introduction par séparation de l'oxygène implanté (la SIMOX) la technologie, les processus tranche SOI, avantages et inconvénients.

lien Introduction (le BESOI) de la technologie, les processus SOI, gaufrettes avantages et des inconvénients.

Introduction Smart Cut (Smart-Cut) la technologie, les processus SOI, gaufrettes avantages et des inconvénients.

Introduction La technologie SOI-PD, CMOS en vrac et la comparaison SOI CMOS.

Décrit effet kink dispositifs PD-SOI, l'influence des dispositifs à effet de gauchissement et circuits.

dispositifs PD-SOI décrit l'effet de transistor bipolaire parasite.

Présentation de l'appareil porte PD-SOI courant de fuite de drain induit, facteurs d'induction influencent la grille-drain de courant de fuite.

Introduction dispositif PD-SOI effets auto-chauffant, fournit non seulement BOX d'isolation électrique, mais ont également entraîné l'isolation thermique. Etant donné que la conductivité thermique de SiO2 est d'environ 1/100 de silicium, dispositifs SOI au travail, la chaleur qu'ils génèrent ne sont pas faciles à s'évanouir, l'accumulation de chaleur est formé, entraînant un effet auto-chauffant.

Introduction Le dispositif de contact de corps PD-SOI, pour supprimer l'effet de corps flottant, le corps est généralement relié à un potentiel fixe, contrôlant ainsi les changements potentiels de celui-ci, cette méthode est appelée un contact corporel. Trois types de mise en contact: type T-porte, la porte de type H et de BTS (Body-attaché à la source) de type grille.

Introduction Vue d'ensemble technologie FD-SOI, des avantages et des applications.

La technologie FD-SOI a introduit de nouveau de polarisation de grille, l'épaisseur de la couche d'oxyde enterrée est mince dispositifs FD-SOI, seulement 20 nm, il est comme une seconde couche d'oxyde de grille FD-SOI, le substrat est une grille.

processus FD-SOI Introduction. La technologie FD-SOI et la technologie du procédé MOSFET plane est compatible avec le processus de la technologie des procédés FD-SOI utilisant le frontal de la première porte HKMG et de la technologie en silicium contraint, après le segment est toujours procédé de métallisation de cuivre damascène.

Introduction Vue d'ensemble du développement du FinFET.

Présente et UTB-SOI FinFET de.

la technologie Introduction SADP.

Mettre en place des processus technologiques de processus FinFET.

Décrit des techniques d'isolement, dans le dispositif de circuit intégré à semi-conducteur est isolé électriquement, pour assurer qu'aucune interférence mutuelle entre le dispositif et le fonctionnement de chaque dispositif sont indépendants, réalisant ainsi les fonctions du circuit.

Présentation PN technologie d'isolation de jonction, l'utilisation de jonction de courant de fuite PN polarisée en inverse est très faible en principe, l'utilisation de la jonction PN polarisée en inverse est isolée électriquement les unes aux autres entre le dispositif dans un circuit intégré.

Introduction Processus technologie de procédé bipolaire.

Présentation par problème, des problèmes se produisent à travers entre deux régions de collecteur NPN adjacent, lorsqu'ils approchent se rapprocher progressivement de l'autre, la couche d'appauvrissement de celui-ci progressivement de l'autre, la hauteur de la barrière réduit progressivement, sur le plus facile l'électron la formation d'un courant de fuite de barrière, le collecteur du NPN adjacent forme un faible courant de fuite entre eux.

Décrit un procédé d'amélioration de percement de jonction PN, ce qui augmente la largeur de la P + anneau de garde et P + dopé améliorer la concentration de l'anneau de protection.

Présentation FET parasite, lorsque le fil métallique sur le P + anneau de garde entre deux transversalement à travers NPN, va former un transistor à effet de champ NMOS parasitaire, deux région de collecteur adjacente à la source NMOS parasite NPN et un drain, une ligne de métal de grille.

Introduit le concept de techniques d'isolation LOCOS, par la technique d'oxydation thermique incorporé entre le dispositif d'oxyde épais région active, formant ainsi une isolation entre le dispositif, cette couche d'oxyde épaisse appelée oxyde de champ.

Introduction Processus d'isolement LOCOS.

Décrit l'effet de bec, la région d'oxyde de champ LOCOS besoin de processus de plus en plus à consommer environ 44% de silicium, avec la diffusion latérale dans les atomes de silicone de masque Si3N4 en réaction pour produire les oxydes, les oxydes pénètrent dans le masque Si3N4 deviendra progressivement formant la forme en bec d'oiseau mince, de sorte que la région active étendant latéralement en retrait phénomène connu sous l'effet de bec d'oiseau.

Présentation effet vaginal, les régions d'oxyde de champ LOCOS sont cultivées dans le milieu réactionnel sous une oxydation à haute température humide, tandis que Si3N4 est formée dans l'interface Si / SiO2 est mis à réagir avec du Si, du Si3N4 qui est formé un bord de la bande blanche de la région active, cet effet est appelé effet de pertes vaginales.

Introduction à travers les problèmes, à proximité de l'autre entre la borne de drain du transistor NMOS NW, la hauteur de la barrière de potentiel entre eux commence à diminuer, la barrière de potentiel est formée sur le courant de fuite d'électrons, la fuite sera formé entre NMOS adjacents borne de drain et le NW en cours.

Présentation FET parasite, lorsque le fil métallique à partir du haut à travers le PW entre la borne de drain du transistor NMOS NW, va former un transistor à effet parasite de champ NMOS, de type n-région active est une borne de drain de la source NMOS, NW est du côté du drain, ligne d'interconnexion métallique est une grille.

Présentation région de champ procédé d'implantation d'ions.

La technologie d'isolation STI a introduit le concept de l'utilisation d'une technique de gravure à sec anisotrope pour graver isolation de tranchée peu profonde certaine profondeur dans la région de substrat, puis un oxyde CVD est déposé, de manière à former une tranchée peu profonde entre le dispositif l'isolement.

Introduction Processus de technologie de traitement des IST.

Introduction par problème, les problèmes se produisent à travers le terminal de drain des NMOS entre NW, PMOS borne de drain à travers le PW aura des problèmes.

Présentation FET parasite, lorsque le fil métallique à partir du haut à travers le PW entre la borne de drain du transistor NMOS NO, également un transistor à effet de champ NMOS parasitaire.

Présentation région de champ procédé d'implantation d'ions.

Introduire les problèmes existants de la technologie d'isolation STI.

effet LOD introduit le concept de l'utilisation de l'isolation STI à une technologie de fabrication de circuit intégré CMOS, STI tranchée est remplie d'oxyde de silicium, en raison des différents coefficients de dilatation thermique de l'oxyde de substrat de silicium et de silicium, le silicium se traduira par une contrainte de compression est générée à proximité de l'extrusion région active MOS, ce qui provoque des changements dans les paramètres électriques de l'appareil, cet effet est appelé effet de contrainte STI.

Nous décrivons un procédé pour effet d'amélioration de la LOD, efficace pour augmenter la distance de grille du dispositif STI. Par exemple, en augmentant le dispositif STI factice ou directement au dispositif pour augmenter la porte à distance.

Introduction humide gravure et la gravure à sec.

Décrit la classification de gravure sèche.

Introduction La technologie du disque processus de masque.

Décrit l'application de la technologie de processus de masque dur.

Introduction Le drainage barrière induite abaissement, avec la montée de la tension de drain, la borne de drain de la ligne d'alimentation à l'électrode de source se prolonge le long de la chaîne, lorsque les régions de source et de drain de la couche d'appauvrissement est approximativement égale à la longueur de canal du dispositif quand, le substrat auto entre la source et la hauteur de la barrière commence à diminuer, entraînant une diminution de la hauteur de la barrière d'électrons du drain est facilement traverser cette barrière à la source de manière à former un courant de fuite.

Présentation implantation d'ions d'halogène, afin de supprimer les dispositifs de canal court effet DIBL, l'utilisation d'une structure LDD dans le halo (Halo ou lesdites poches de poche) implantation ionique pour augmenter la concentration de dopage de l'interface source-drain du substrat, réduisant ainsi la source drainer la largeur d'appauvrissement de la région, pour inhiber l'effet de DIBL des dispositifs à canal court.

L'introduction de la source de faible profondeur et la profondeur de jonction de drain, la profondeur de la source est proportionnelle à l'effet de DIBL et les fuites de jonction, la profondeur de jonction peut être améliorée en réduisant la source à effet de DIBL et de drain des zones actives.

Introduction rétrograde puits, comprenant un puits implantation ionique, et la tension de seuil d'implantation d'ions de canal implantation ionique.

Introduction et l'effet de proximité, les caractéristiques électriques du dispositif à proximité du bord du puits sera la région de canal du dispositif d'affecter la distance limite du puits, un phénomène connu sous l'effet de proximité puits (puits effet de proximité - WPE).

Introduction inverse effet canal court, dans la théorie classique, la tension de seuil pour les dispositifs de canal court, le dispositif augmentera à mesure que la longueur du canal devient de plus en plus petit, alors que le courant de saturation deviendra plus petite que la longueur du canal est augmentée . Toutefois, l'introduction effective de l'implantation ionique de halo de processus, la tension de seuil du dispositif ne devient pas plus petite que la longueur du canal devient plus petit, mais d'abord augmentée et devient alors effet plus faible se produit, cet effet est appelé industrie trans effet de canal court.

fort champ décrit l'effet de l'injection de porteurs chauds, les transporteurs sont accélérés dans le canal de formation d'un support thermique, et entre en collision avec l'ionisation réseau, l'ionisation par impact génère un groupe d'électrons chauds très élevés de l'énergie et des trous chauds, électrons chauds au-dessus de la barrière Si / SiO2 interface de formation d'un courant de grille flux sur le substrat chaud trou formé dans le substrat de courant iSub, un phénomène connu sous le nom d'effets d'injection de porteurs chauds.

L'introduction de porteurs chauds provoquent une dérive de la tension de seuil du dispositif et de la barrière induite par abaissement (le DIBL) effet.

L'introduction de porteurs chauds provoquent la conduction NPN NMOS parasite.

L'introduction de porteurs chauds provoquent latch-up.

Introduire la technologie à double drainage diffus (DDD).

Introduction drain légèrement dopé (LDD) la technologie.

Introduction flanc technologie de processus (SpacerSidewall).

Drain de l'implantation ionique et l'application d'ingénierie de la technologie d'espacement décrit les légèrement dopées.