Afin d'atteindre le débit maximal possible à une fréquence d'horloge donnée, à la fin du cycle de Wishbone en utilisant le mode asynchrone. Le résultat de ceci est STB_O à partir du dispositif maître vers le dispositif maître à partir du dispositif, puis à la ACK_O / ERR_O / RTY_O ACK_I / ERR_I / RTY_I formant un circuit d'entrée asynchrone 23 représenté sur la figure. Dans les grandes conceptions SoC, qui devient souvent le circuit de chemin critique de la conception, toute limite d'améliorer encore la fréquence d'horloge du système. Dans l'ère submicronique, en raison de la ligne de retard est souvent supérieur au retard de la porte, les circuits asynchrones sont plus susceptibles de devenir un goulot d'étranglement dans les performances du système.
La figure 23 asynchrone trajet de fin de cycle de bus Wishbone
La meilleure solution à ce problème consiste à insérer le circuit de registre est ouvert, mais l'inconvénient est que, à chaque opération de bus devra insérer une période d'attente, ce qui limite ainsi le débit du bus. 24, le front montant du dispositif maître initie une opération 0, en réponse au front montant du dispositif initiateur 1 de jeu de haute ACK_O, le dispositif maître 2 détecte le front montant de la première grande opération de ACK_I et lancer une seconde complète opérations, mais ne connaît pas le front montant de l'appareil 2 à partir de l'appareil maître initie une seconde opération, de sorte que le signal ACK_O est bas. 3 provenant du front montant du dispositif de fonctionner en réponse à la seconde série haute ACK_O détectée achèvement ACK_I du second haut sur le front montant 3 de l'appareil principal.
La figure 24 Wishbone cycle de bus synchrone classique manière d'extrémité
Dans la figure 24, chaque transfert nécessite deux cycles d'horloge, la moitié de la bande passante est gaspillée. Si le front montant du dispositif maître 3 connu pour initier une nouvelle opération, il est possible de synchroniser le front montant du dispositif 3 de l'exploitation du dispositif maître pour initier une réponse, économisant ainsi le cycle d'horloge pour améliorer le débit du système, l'utilisation de cette amélioration idée le chronogramme représenté sur la figure 25.
La figure 25 bus Wishbone période synchronisation améliorée extrémités manière
Le dispositif maître opération initiés bord 25 de. La figure 1 montée, le front montant de 2, de l'ensemble dispositif ACK_O élevé, le front montant 3, le dispositif connu par le dispositif maître pour lancer une nouvelle opération se poursuit ensuite ACK_O ensemble à élevé. Ainsi, trois cycles d'horloge pour compléter les deux opérations plutôt que des cycles de quatre grands d'horloge d'origine, puis augmentation de 25% du débit. En général, l'amélioration, la N, N + 1 opération nécessite un cycle d'horloge, au lieu de 2N cycles d'horloge, pour améliorer le débit de (N-1) / N%.
Fin du cycle de synchronisation après un certain avantage comprend façon améliorée la forme de réalisation des extrémités de cycle asynchrone, ainsi que les avantages d'une extrémité du mode de retard synchrones classiques. L'amélioration du cycle de rétroaction de registre de mode de fin de cycle de synchronisation appelé mode de fin Wishbone.
Le tableau 2 compare les résultats de l'optimisation
