Wu Jun 1, Huang Gang, Zhuangzhe Min 2
(1. Shenzhen, une Bo Technology Co., Ltd, Shenzhen, Guangdong 518057, 2.Cadence Shenzhen, Shenzhen, Guangdong 518000)
56 G PAM4 est une nouvelle orientation au cours des dernières années a été la conception de bus série à grande vitesse, mais l'industrie a également commencé à se concentrer et atteindre 56 G NRZ 112 G PAM4 de. Taux des défis de conception de canal, en particulier optimisé la structure des pores, sont des indicateurs clés de la performance du canal passif. Deux façons d'introduire une structure optimisée des pores, tout d'abord discuter de la façon d'assurer l'exactitude de l'optimisation, comment obtenir précise paramètre S-via la structure par la méthode d'étalonnage de test de simulation de processus, une simulation précise est une condition sine qua non pour la structure des pores optimisée. Discuter de la façon précise par simulation, en comparant les résultats et les effets des différentes méthodes d'optimisation basées sur les résultats des tests de l'étalonnage. En même temps, préoccupé par Cadence Sigrity de nouveaux outils et processus HSSO (structure à grande vitesse Optimizer) pour améliorer la conception et la simulation pour optimiser l'efficacité, plus important encore, d'améliorer l'efficacité de la communication entre la conception et de simulation, et réduire les problèmes de communication causés les problèmes de qualité.
Speed modèles de série, vias, calibration test de simulation; HSSO
CLC: TN4; TN91
Code de document: A
DOI: 10,16157 / j.issn.0258-7998.179004
format de citation chinois: Wu Jun, Huang Gang, Zhuangzhe min. Via architecture de bus série à grande vitesse et l'optimisation de la conception et la simulation des processus de collaboration (HSSO) Technologie électronique, 2017,43 (8): 32-36.
Anglais format de citation: Wu Jun, Huang Gang, Zhuang Zhemin. Optimisation de la structure Via et de la coopération de la conception et de la simulation (HSSO) .Application Technique électronique, 2017,43 (8): 32-36.
0 introduction
Avec le taux de signal série à grande vitesse augmente, en termes du protocole Ethernet, l'Ethernet du Gigahertz familier 10 norme G-KR, le courant dominant de courant 100 G-KR4 Ethernet, 25/28 conception G-VSR, au 56 courant G-PAM4, ou même 112 G conception a été lentement sur la scène. améliorer en permanence la vitesse, raccourcit rapidement aussi la longueur d'onde du signal, pour le passage de la PCB, à travers un petit trou au-dessus, la taille relative de la longueur d'onde du signal, l'humilité de l'original, et maintenant la longueur d'onde de signal égal à égal (56 GHz longueur d'onde du signal est d'environ 100 millièmes de pouce). Dans ce cas, le trou traversant lui-même est conçu pour apporter l'inadéquation ensemble d'impédance du canal aura un impact très important. L'impact de vias lentement de presque négligeable pour déterminer maintenant le succès de la conception du canal. D'autre part, pour la conception optimisée du trou d'impédance de la structure, il a toujours été une difficulté, un petit trou à travers la structure peut être optimisée dans un grand nombre de pièces. Alors, comment peut efficacement via des structures pour assurer la précision de la simulation, nous cherchons à optimiser devenir un sujet brûlant.
1 PCB par Kongjie Shao
1.1 Introduction via le type
Via est une partie importante d'un circuit imprimé multicouche, il joue un rôle dans la connexion des différentes couches d'un signal. De la technologie des procédés pour, PCB vias généralement divisés en trois catégories, à savoir des trous borgnes (via borgne), enfouis enfouis vias (via) et le trou traversant (par l'intermédiaire), comme représenté sur la Fig.
L'intégrité du signal, on sait qu'il existe par sa propre capacité parasite et l'inductance, respectivement, calculée en tant que formule approchée (1), la formule (2):
Dans lequel, par l'intermédiaire de diamètre D2 anti-pad, le diamètre de la pastille elle-même par l'intermédiaire de D1, épaisseur PCB TD, substrat de plaque constante diélectrique [epsilon], la longueur H vias, des trous forés à travers l'ouverture d.
Principalement par la capacité parasite va ralentir le temps de montée du signal, ce qui atténue les composantes haute fréquence. inductance parasite impact supérieur, va augmenter la diaphonie entre la puissance du signal dans la liaison, par l'intermédiaire de l'inductance parasite des condensateurs de découplage aussi de réduire l'effet d'affaiblissement de l'effet de filtrage. Et leurs combinaisons, provoque généralement une impédance TDR de détérioration devenir un point de non-concordance d'impédance de lien très important, affectant gravement la qualité de la transmission de signaux à haute vitesse.
1.2 Effets de l'intégrité du signal dans le trou d'introduction
En raison des contraintes de coûts, le taux d'utilisation de l'industrie le plus élevé ou par trous, ci-dessous est un modèle en trois dimensions du signal commun vias (extraits de logiciels de cadence sigrity). En général, il y a des points d'optimisation suivants, comme le montre la figure.
les paramètres d'authentification à partir d'un passif, pas optimisés pour obtenir des vias et des vias mieux optimisés comme représenté sur la figure 3, la perte d'insertion de contraste.
A 28 G / 56 standard GVSR, sinon optimisé en fonction des résultats de la figure, il suffit de faire un trou à travers l'ensemble du bord du canal appauvri. Comme le montre la figure.
2 Introduction et étalonnage de simulation de test de simulation
Dut obtenir les tests requis et la simulation par deux moyens de paramètres passifs, simulation à l'aide de l'industrie est une forme relativement commune d'étalonnage TRL de-enrobage et utiliser le logiciel de simulation 3D Cadence-EM.
Sur la base des vias ont été étude très approfondie, faite par la sous test avec la structure des pores différents ont été analysés. Dans lequel la partie sélectionnée des résultats des tests sont représentatifs suivants comme.
2.1 par le nombre de tests pour vérifier
Différents numéros de vias de validation de test comme indiqué sur la figure.
Trois cas de retour de résultat de la perte la perte et l'insertion de comparaison, comme illustré sur la figure.
Les résultats des tests peuvent être vus à partir d'un stub risques de vias plus à des fréquences plus élevées est plus grande, quatre à trous avec deux trous par la perte de fait peu de différence.
2.2 été vérifiée comparatif si les puits traités anti-pad
modèle inverse est effectué par l'intermédiaire d'un traitement de comparaison de tampon représenté sur la Fig. Les résultats comparatifs sont présentés sur la figure.
Voir si par effet creusage anti-pad sur la chaîne de traitement est assez grande.
En plus de modèle de paramètre S obtenue par un procédé autre que le test, utilisé ici simulation logicielle 3D-EM, des résultats d'essai ont été comparées et les résultats représentés sur la figure 9.
Vu, les résultats de simulation 3D-Em et les résultats mesurés correspondent bien prouver l'exactitude du logiciel de simulation est idéal.
3 HSSO améliorer l'efficacité de la simulation
Après avoir vérifié l'exactitude du logiciel de simulation, la cadence est encore nouveau processus appelé HSSO cette année, en particulier pour la structure par une optimisation de balayage très rapide, d'améliorer considérablement l'efficacité de la simulation et la conception.
HSSO (structure à grande vitesse Optimizer), ce processus est intégré dans le logiciel 3D-EM, en utilisant la méthode des éléments finis pour résoudre l'analyse complète en trois dimensions. . Via le processus d'optimisation classique, par rapport à la figure 10, les principaux avantages HSSO comprend:
(1) peuvent être prises à partir du logiciel de mise en page de la pièce Allegro, directement dans la simulation 3D-EM. Pour certaines structures complexes, telles que la sortie BGA, le réseau d'ouvertures grâce à la modélisation, peut améliorer considérablement l'efficacité.
(2) Structure de la mise en page de reconnaissance intelligente, protection paramétrique, l'anti-pad, Route positions interdites, la largeur de ligne, la longueur de la ligne, pour réaliser le balayage de paramètre dans la simulation.
(3) fournit un masque RL / IL génère automatiquement des rapports de simulation pour les utilisateurs d'aide sélectionner rapidement les paramètres de configuration droite.
La structure d'interconnexion (4) peut être introduit dans la simulation pour mettre à jour ou remplacer l'optimisation de la mise en page Allegro avant, et toute la structure d'interconnexion en tant que symbole, afin d'éviter les problèmes résultant d'être à tort modifié la mise en page et incohérente atteindre la structure d'émulation lorsque la mise en page.
Extrait de l'exemple expérimental de la plaque à travers un réseau d'ouvertures et de la différence de zone de sortie introduit processus de simulation et d'optimisation HSSO, comme représenté sur la Fig.
Dans cet exemple, autres que les largeurs de pistes de la trace par l'intermédiaire de la taille anti-pad, BGA largeur de la région, les paramètres de balayage zone BGA.
Puis numérisé chaque cas, les comme représenté sur la figure, des paramètres S.
Ensuite, comme représenté sur la figure le modèle peut être prévu pour tous les cas décrits ci-dessus criblés pour identifier satisfont aux exigences de l'affaire,.
Génération d'un rapport de simulation, voir, modèle de paramètre Cas1 S répond à une exigence, comme le montre la figure.
La conception originale (trait plein) et la structure optimisée (ligne pointillée) et la perte de retour contraste TDR, représenté sur la figure 15.
Enfin, la simulation peut être optimisé en arrière Case11 Allegro en bonne structure, en remplaçant l'original par la structure, comme le montre la figure 16.
4 Conclusion
(1) plus à la grande vitesse de développement, plus l'impact de vias, et le trou optimisé de difficulté devient.
(2) en comparant le test de simulation pour vérifier la cadence des vias 3D-EM fournissent une simulation précise.
(3) le logiciel de simulation de cadence Module HSSO par structure capable de simulation et d'optimisation rapide et précise, ce qui améliore considérablement l'efficacité par la conception optimisée.
références
étaient Wu, Hui, Zhou Jiayong .Cadence conception de carte de circuit imprimé :. Allegro directives de conception de l'industrie de l'édition électronique PCB Editor.
Zhong Zhang Min, Xiao Wang Hui donné que .Cadence la conception de circuits à grande vitesse --Allegro Sigrity SI / PI / EMI Guide de conception. L'industrie électronique de presse.
70126_OIF_112G_Panel_Complete_Slide_Deck_DesignCon17.
SLIDES_10_PAM4_Signaling_for_56G_Serial_Zhang_1 (DesignCon17).
An-Yu Kuo.PowerSI-3DFEM théorie, précision et performance.
