Dans l'article qui précède décrit PCIe couche physique sous-couche logique, on mentionne un tampon élastique (tampon élastique, également connu CTC tampon ou un tampon de synchronisation). Ce qui est essentiellement une FIFO, principalement utilisé pour résoudre les problèmes entre les différents domaines d'horloge. Bien sûr, PCIe tampon élastique est également utilisé pour compenser l'erreur d'horloge (compenser les différences d'horloge). En fait, en plus PCIe, le tampon élastique est également largement applicable à d'autres interfaces série à haute vitesse --usb, l'application SerDes InfiniBand, Fibre Channel, Gigabit Ethernet et ainsi de suite.
Puisque la source d'horloge synchrone sur la base incorporée 8b / 10b, l'extrémité de réception, il existe deux domaines d'horloge PCIe adoptée: on est, les données sont échantillonnées en utilisant l'horloge à partir du train de données par l'analyse syntaxique sur les CDR de l'horloge, l'autre est un domaine d'horloge local pour l'autre logique. Au moyen d'un tampon élastique (FIFO), les données de conversion dans les deux domaines d'horloge peuvent être atteints.
Dans PCIe Gen1 un exemple, un débit de données sur le lien 2.5Gbps. Mais en fait, tout cristal (ou d'autres générateurs de fréquence) sont erronées, PCIe Spec plage d'erreur de ± 300 ppm (parties par million). Autrement dit, la plage de fréquence réelle de la liaison 2.49925GHz ~ 2.50075GHz. Au moyen d'un tampon élastique, un lien peut éliminer l'influence de l'erreur de fréquence en supprimant ou en insérant SKP ensemble ordonné. Comme indiqué ci-dessous:
Il est à noter que l'emplacement spécifique et ne nécessite pas un cache Spec élastique PCIe, le concepteur peut être placé avant le tampon élastique 8b / 10b décodeur peut être mis sur le tampon élastique décodeur 8b / 10b après. Cependant, Mindshare est recommandé avant de placer le tampon élastique 8b / 10b décodeur.
Avant lorsque l'horloge (horloge locale) du domaine d'horloge local du flux de données de rapport de vitesse par une horloge (horloge récupérée) horloge analysé CDR plus rapide, et le tampon élastique est sur le point d'être lu vide, peut être inséré dans le SKP ensemble ordonné de 1 à 2 un SKP. Comme indiqué ci-dessous:
Lorsque l'horloge (horloge locale) du domaine d'horloge local à la vitesse du flux de données par une horloge (horloge récupérée) CDR analysée horloge plus lente, et le tampon élastique est sur le point de déborder avant, 1 ou 2 peut être retiré de la SKP ensemble ordonné SKP. Comme indiqué ci-dessous:
Une attention particulière est nécessaire, Intel propose des spécifications PIPE (pas les spécifications PCI-SIG obligatoires, la référence spécifique à l'article précédent sur ce PIPE), ne permet à chaque insertion ou retiré d'un SKP SKP dans un ensemble ordonné. Si vous avez besoin d'insérer ou de retirer deux SKP, il est nécessaire d'utiliser deux SKP ensemble ordonné. Comme indiqué ci-dessous:
