Depuis le début de Avril 2018, TSMC a été révélé dans un certain nombre de forums ou de séminaires techniques d'innovations techniques, ce qui est connu comme un rejet impitoyable à nouveau après arme secrète Samsung, exactement combien?
TSMC est la première fois pour une annonce de l'intégration système innovant puce unique (SOIC) technologie 3D empilement multi-puce, est en Avril 2018 Californie Santa Clara (Santa Clara) Vingt-quatrième séminaires techniques annuels.
La loi de Moore pour promouvoir la TSMC pousser la technologie d'emballage SOIC 3D
Nanomètre avancé approche des limites physiques, la loi de Moore a été difficile à soutenir, ne sont plus remplies par la ligne étroite largeur des performances, la puissance, la surface et les exigences de vitesse de transmission de signaux, ainsi que la technologie d'emballage processus avancé difficile à garder le processus de développement, de sorte que Samsung, TSMC, Intel et d'autres géants de fonderie se sont ramifiés dans le domaine de l'emballage, de tirer parti de la technologie d'emballage de pointe pour atteindre des performances plus élevées, une faible consommation d'énergie, de petite taille et plus, plus rapide des produits de transmission de signaux .
Même après la loi de Moore entrer progressivement l'ère, l'accent des fabricants de fonderie de développement, mais aussi progressivement du passé pour poursuivre le processus de fabrication nanométrique plus avancé, tournés vers la technologie d'emballage innovant. Et, SOIC juste au-dessous de cette prémisse est née.
En termes de TSMC en 2009 entrés dans le domaine de l'estimation de paquet, SOIC TSMC prend des années à broyer l'épée, connu sous le nom de Samsung peut à nouveau sévèrement déversé derrière, un ordre supérieur de la technologie d'emballage IC 3D.
Plaquette à plaquette à circuit intégré de la technologie 3D
Selon TSMC expliqué dans le vingt-quatrième symposium annuel de la technologie dans, SOIC est une technologie innovante d'empilement multi-puce, est une plaquette à plaquette (Wafer-sur-plaquette) liaison (collage) de la technologie, c'est une technologie de processus IC 3D permet aux clients de TSMC ont la capacité de diriger la production du circuit intégré 3D.
Figure 2: une architecture de conception schématique TSMC SOIC. (Source: vlsisymposium.org, cartographie: CTIMES)
Grand sens du monde extérieur est incroyable, la technologie SOIC est l'utilisation du silicium par (TSV) la technologie, peut atteindre la structure de liaison ayant pas de patron, vous pouvez mettre beaucoup d'intégration à puce d'une autre nature ensemble, et parmi les plus critiques et les plus mystérieux lieu , est que le matériau collé, prétend être une valeur de un milliard de dollars de documents confidentiels, il est possible de communiquer directement par puce multicouche minuscules pores, ou plusieurs fois pour obtenir une augmentation des performances de la même taille, bref, peut continuer le maintien de l'avantage de la loi de Moore.
Figure III: vue en plan SOIC d'une puce électronique. (Source: vlsisymposium.org)
Il est entendu, SOIC est une nouvelle génération de technologie d'emballage innovante basée sur la technologie d'emballage de CoWoS de TSMC (Chip sur la plaquette sur substrat) avec pile multi-wafer (WoW) développé à l'avenir s'appliquera aux nanomètres dix et au-dessous processus avancé de niveau de la plaquette la technologie de liaison est considérée comme une arme pour renforcer la compétitivité des processus nanométriques avancés de TSMC. Octobre 2018, TSMC a dit en français au troisième trimestre, la production a été donné un temps clair pour la technologie SOIC très attendue, TSMC devrait injecter le début de 2020, la contribution des revenus à 2021 sera produit en masse, inject TSMC plus importante contribution des revenus.
En Juin, TSMC est allé au Japon pour participer à la technologie des circuits VLSI et documents techniques au cours du séminaire, exposer aussi le papier pour la technologie SOIC, le journal des solutions SOIC de différentes tailles empilées ensemble, la technologie des procédés et des matériaux de matrice. Par rapport aux solutions circuits intégrés en trois dimensions classique microbilles, la densité et ralentisseurs TSMC SOIC plusieurs fois plus élevé, tout en réduisant considérablement la consommation d'énergie. De plus, l'utilisation peut être SOIC TSMC InFO CoWoS ou la technologie d'emballage de pointe arrière pour intégrer d'autres puces pour créer une puissante des solutions de niveau système 3D × 3D.
salé extérieur reconnaître, à partir de la version 2.5 de la technologie CoWoS, TSMC initialement proposé, à ne manger que des armes technologie InFO (paquet de ventilateur intégré) de pommes, le côté de dominer l'industrie de la fonderie, il est une technologie SOIC.
Déployez 2019 Les résultats du premier trimestre publiés par TSMC 10 nm et moins processus de nanomètre de contribution des revenus, a été bien au-delà de la contribution des revenus du processus 16 nanomètres, mettant en lumière les dix nanomètres et processus avancé a été irrésistible.
En conséquence, en 2019, l'automatisation de la conception électronique (EDA), des entreprises telles que Cadence (Cadence), Mentor (Mentor), ANSYS ont commutées lancé pour soutenir des solutions TSMC SOIC, et a été certifié par TSMC, prêt à répondre SOIC à venir glorieuse époque.
Intel « Foveros » technologie d'emballage 3D pour créer le premier processeur hétérogène
Intel (Intel) à finalement annoncé officiellement COMPUTEX de cette année que son processeur 10-nanomètre « glace de lac » production de masse, mais encore des produits 10 nm « Lakefiled » était absent.
Tout en utilisant le procédé de fabrication 10 nanomètres, mais « Lakefiled » est un des produits plus haut de gamme, mais sera également la première utilisation d'Intel de la technologie d'emballage 3D pour intégrer des processeurs hétérogènes.
Figure 4: diagramme d'analyse Intel Foveros de la pile (source: Intel)
Selon les informations publiées par Intel, processeur « Lakefield », non seulement utilise une architecture de processus FinFET 10nm du noyau principal « Sunny Cove » dans une seule puce, également équipé de quatre également 10nm processus FinFET de la production de l'architecture « Tremont » petit noyau. En outre, le contrôleur de mémoire intégré LP-DDR4, le cache L2 et L3, et une GPU 11 génération.
Et il peut être tellement noyau de traitement et une unité d'opération emballée dans une seule puce, et seule la taille globale 12 x 12 mm, les techniques d'emballage 3D est de compter sur « Foveros. »
Figure 5: blocs Intel et Foveros principe architectural (source: intel)
Au début de l'architecture, Intel fait également des instructions spéciales pour la technologie « Foveros ». Intel a fait remarquer que, contrairement à la technologie d'empilement passé à puce 3D, Foveros peut faire puce logique est directement relié à la puce logique.
Intel a dit, avènement Foveros, offrira de meilleures performances, haute densité, système de technologie à faible puce de dispositif d'alimentation. techniques d'empilage de puces Foveros peuvent être au-delà de l'élément d'interposition passive courante (interposition), tandis que la première mémoire empilés tels que le processeur, la puce graphique et processeurs IA, sur des puces logiques hautes performances.
De plus, Intel a également souligné que la nouvelle technologie offrira une excellente flexibilité de conception, en particulier lorsque le développeur veut un nouveau dispositif dans l'apparence, placé dans différents types de mémoire de blocs IP hybrides et des éléments d'E / S. Le produit peut être divisé en plus petites « microchip (chiplets) » structure, de sorte que I / O, SRAM, et avec un circuit de transfert de puissance peut être construit sur la matrice inférieure, suivie d'une puce logique à haute performance peut être en outre sur celui-ci sont empilés.
Intel a même souligné que l'avènement de la technologie Foveros est une avancée majeure en 3D emballage de la société, suite à la EMIB (intégré multi-filière pont d'interconnexion) la technologie d'emballage 2D est une avancée majeure.
Et bumps la technologie TSV est la clé de la production de masse
Comme on peut le voir d'après les informations techniques divulguées Intel, la technologie Foveros 3D IC est lui-même un par silicium par (Through-Silicon Via, TSV) et de la technologie micro-bosse (micro-bosses) de jeu, les puces logiques de différentes empiler.
Le concept d'architecture est basée sur un calcul de la puce électronique (calcul chiplet), couplé à la manière de TSV, d'autres grains d'opération d'empilage (Die) et une puce électronique (chiplets), par exemple, GPU et la mémoire, et même il est un élément RF, etc., et enfin toute la structure paquet emballé.
Intel actuellement en cours d'utilisation a atteint 10 nanomètres, peut également être prévu pour faire avancer en douceur à 7 nm, cela aussi grâce à cette technologie d'emballage 3D, sera en mesure d'atteindre d'excellentes performances de calcul dans une seule puce, et continuer à faire progresser la loi de Moore.
Intel et plus particulièrement à cette technique est appelée « face à face (face à face) » paquet qui mettent l'accent sur les caractéristiques du boîtier-puce puce. Dans la réalisation de cette technique, TSV et des micro-bosses (bumps) technologie avancée est pas critique, en particulier les bosses (Pitch) seulement environ 36 micromètres (microns), la façon de réaliser un excellent procédé de liaison par fil à travers il est le test de la technologie de production d'Intel.
Figure VI: Foveros une TSV et un micro-bosses superposées schématique (source: Intel)
Mais Intel a également souligné que, la technologie Foveros il y a encore trois défis, à savoir refroidissement, alimentation, ainsi que le rendement. Étant donné que la pile à puces multiples, il est lié à augmenter considérablement la densité de la chaleur, et supérieure et inférieure des puces logiques de performance de puissance sera remise en question, et comment surmonter les problèmes ci-dessus, et les quantités de production à un coût raisonnable, est le dernier un point de contrôle.
Intel précédemment publié conformément au cours du temps, le processeur « Lakefield » devrait être disponible plus tard cette année, mais parce que Intel ne met pas à jour les progrès de ce produit à COMPUTEX, si elle peut lancer avec succès reste à voir.
