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En fait, il y a quelque temps, je l'ai écrit un article sur une analyse temporelle statique de l'itinéraire typique sont résumés dans le (à ce moment-là paresseux, couper directement quelques photos, ha ha ha): http: //blog.chinaaet.com/justlxy/p/ 5100051960
Je vous écris aujourd'hui, dans le cadre d'une série Bowen, afin de faciliter la compréhension de ce dernier article, donc je décidé de faire quelques explications et des instructions sur la base de l'article précédent sur.
Rappelez-vous ce blog sur la carte ne fonctionne pas?
En fait cela avant et Bowen (article sur un résumé de l'analyse temporelle statique de l'itinéraire typique) apparaissent dans le même même:
Qui comprend principalement quatre types de chemins de synchronisation:
Le port d'entrée de la bascule (flip-flop), la bascule, la bascule vers le port de sortie, le port d'entrée au port de sortie.
point spécifique, il y a environ plusieurs chemins:
1, d'établir (horloge à configuration chemin)
La figure dire chemin gris. Dans la plupart des modèles de circuit, ils sont généralement utilisés seuls ou bord descendant du signal d'horloge comme déclencheur. A ce stade là:
Cependant, il y a des occasions en utilisant les deux fronts montants et descendants d'une horloge (par exemple, DDR) signal de déclenchement à ce moment:
2, la broche d'horloge (Horloge à Pad Chemin)
Le chronogramme:
3, broche à broche (Pad-à-Pad)
4, pour construire la broche (Pad-à-Setup)
5, il y a des décalages d'horloge de l'horloge (cas Skew) ou entrée d'horloge asynchrone
Il existe deux types de méthodes d'optimisation de synchronisation mentionnés dans le post précédent, ici pour vous informer:
Première Retiming:
Comme indiqué ci-dessus, lorsque le système est conçu pour 10ns cycle d'horloge, le circuit sur la gauche ne correspond clairement pas aux exigences, car le retard de trajet maximum de 11ns, 10ns est devenu plus grand qu'un, ce qui entraîne le calendrier ne sont pas fermés, pas portée objectifs de la conception. Mais le soutien actuel FPGA IDE technologie Recalage, grâce à la technologie Recalage, une relation équilibrée entre les différents modules, réajusté afin de réduire le retard de trajet maximum. De toute évidence, la technologie Recalage va changer la conception originale, mais peut également apporter quelques problèmes de synchronisation potentiels (ou même question logique, pas si intelligent après tout IDE). Alors, pour commencer, ne pas utiliser aveuglément la technologie Recalage, vous devez être en pleine connaissance de la conception, selon certaines normes et procédures et l'utilisation des documents (chaque fournisseur FPGA IDE a un concepteur associé a dit de suivre ce processus).
Pipelining (pipeling) n'est pas une chose nouvelle, en disant qu'il est une technique, car il est une idée. À propos des idées de conception de pipelines, l'Internet a introduit beaucoup de gens, pas expliqué en détail ici, juste à la méthode de ligne d'assemblage de la technologie d'optimisation de synchronisation dans le chat.
Comme indiqué plus haut, les logiques combinatoires particulièrement complexe peut être inséré à percer certains registres logiquement long pour réduire le chemin maximum des retards horloge-à-installation, ce qui rend la conception à la réalisation des objectifs de conception souhaités. De toute évidence, la technologie des pipelines est également utilisé dans la technologie de resynchronisation.
