Yangxue Bo, LI Lei 1, 2 Chen Rio
(1. Institut des sciences et de la technologie électronique, Université de science et technologie de la Chine, Chengdu 6117302. École de génie électronique, Chengdu Université de technologie de l'information, Chengdu 610000)
Avec le développement rapide de l'équipement vidéo, les applications liées à la vidéo numérique ont également développé rapidement, tels que les équipements de surveillance, tachygraphe et les téléphones mobiles et autres produits électroniques. Aujourd'hui, les algorithmes d'amélioration de l'image vidéo numérique après l'autre, en raison de la complexité de l'algorithme est relativement élevé, il est difficile de répondre aux exigences de base de temps réel. Sur la base des pixels d'image traitées sont discutés modèle Retinex dimension étirée et la technologie clé modules de touche configurable de la simulation et de la pratique, enfin, la mise en uvre (Vertex-5) par le FPGA, l'horloge système 125 MHz, répondre à la 30 f / s image (2000 x 2048) pixels.
Retinex; amélioration vidéo; FPGA; traitement en temps réel
TP317.4
Code de document: A
10,16157 / j.issn.0258-7998.2016.11.008
format de citation chinois: Yangxue Bo, Li Lei, l'extension Chen. Les algorithmes clés d'amélioration de la vidéo couleur sur la technologie FPGA Technologie électronique, 2016,42 (11): 37-39,43.
Anglais format de citation: Yang Xuebo, Li Lei, Chen Guangtuo, et al. Technologie clé de l'algorithme d'amélioration de la vidéo couleur et la mise en uvre FPGA .Application Technique électronique, 2016,42 (11): 37-39,43.
0 introduction
Technologie d'amélioration vidéo large éventail d'applications, telles que l'électronique médicale, le contrôle industriel, l'électronique grand public et l'exploration spatiale profonde. la théorie Retinex a été proposé par Edwin Land en 1971. modèle Retinex basé sur l'utilisation d'une seule échelle plus large algorithme Retinex (échelle unique Retinex, SSR), un algorithme Retinex multi-échelle (Multi échelle Retinex, MSR), multi échelle algorithme Retinex avec correction des couleurs (Multi échelle Retinex avec restauration des couleurs, MSRCR), un algorithme basé sur un modèle a priori comme points de débat algorithme Retinex basé sur le cadre, mais la complexité de cet algorithme est trop élevé peut consommer des ressources matérielles excessives, vous ne pouvez pas obtenir une bonne application dans la pratique. L'échelle mono ou multi-échelles de l'algorithme Retinex que l'amélioration significative de l'image reconstruite de la configuration matérielle primaire d'un algorithme Retinex multi-échelle est une échelle de circuit matériel unique algorithme Retinex. Ce but de papier à des améliorations technologiques clés du matériel algorithme vidéo d'étude, afin de prendre une seule échelle algorithme Retinex, cependant, pour un tel processeur algorithme ne peut pas répondre aux exigences de son traitement vidéo en temps réel, il utilise 125 MHz fréquence FPGA, rencontre 30 f / s de pixels d'image (2000 x 2048).
Cet article traite de l'algorithme à clé de Retinex basée sur l'échelle de pixel d'image peut être étirée et configuré configurable. architecture matérielle proposée peut adapter à différents pixels pour la vidéo. Pour réaliser la conception et la simulation des modules clés, la conception FPGA pour atteindre l'ensemble du modèle par Vertex-5, évaluer enfin l'algorithme d'effet de traitement.
1 modèle Retinex algorithmes d'amélioration vidéo basé
La figure 1 est un organigramme d'un algorithme amélioration vidéo Retinex. image de trame vidéo de l'image de trame grise RVB sont converties dans HSV V, l'image trame chroma S, la trame d'image de saturation H. image de trame d'éclairement estimée, obtenue après l'image composante de lumière appropriée étirage et un compteur composant V2 V3. Après le processus d'étirage, et après le procédé de synthèse d'images est le O d'une image traitée.
1.1 tour RVB HSV
Étant donné que l'espace couleur RVB de l'image de traitement produisent directement la distorsion couleur, la conversion de l'espace colorimétrique est nécessaire.
1.2 image d'illumination d'extraction et de l'image inverse
image de trame d'origine I (x, y) peut être décomposé en deux parties . Une partie de l'image de trame lumineuse L (x, y), ce qui reflète une autre partie de l'image de trame R (x, y), la formule (1) représentée sur la figure.
Ici filtre d'estimation d'éclairement Gaussienne, la composante à haute fréquence (détail partie d'image et une partie de bruit) a été séparé par filtration.
1.3 Procédé de traitement de trame et le composant de traitement de composante de lumière de réflexion
élément de réflexion peut être étirée non linéaire par une fonction sigmoïde. Dans ce puits supprimer le bruit tout en amplifiant le composant de détail utile.
1,4 à HSV image RGB à l'image
espace de couleur RVB est une couleur composée de rouge, vert et bleu pour l'affichage, l'image est convertie en RVB HSV.
2 vidéo architecture logique matérielle activateur
amélioration vidéo Adaptive l'architecture VLSI représenté sur la. figure 2,. La figure 2 est une partie de trame de mise en uvre de FPGA, la partie extérieure du cadre pour réaliser la conversion par le MATLAB. Le système de registres de configuration internes configurés par le décodeur module, la tâche principale est de configurer les pixels de l'image. tampon SRAM SRAM_interface est relié à un flux de données d'image externe, l'allocation d'espace de mémoire pour la mémoire SRAM interne à deux opérations de ping-pong des données vidéo. Filtre utilise une modification du filtre à deux dimensions. Ce filtre peut être adapté à différents pixels processus de filtrage d'image à grande vitesse. Estimée par le filtre et en raison de la complexité de l'image de l'éclairage et de la soustraction du nombre est relativement élevé, de sorte que la luminosité élevée et de la distorsion de pixels, le papier de séparation de haute précision, pour obtenir une image réfléchie. Multiplicateur image améliorée en passant à travers les deux fonctions processus d'étirement, restaurer l'image RVB via HVSRGB.
Le module de filtre amélioré après 2,1
Sur la base du document peut être configuré pour gérer présente un filtre à deux dimensions ayant une taille de pixel et de bonnes caractéristiques de synchronisation. Architecture illustré à la figure 3. Papier filtre divisé en trois parties, la première partie de l'action est de fusionner deux données de 8 bits en données de 16 bits, et écrit séquentiellement dans différentes FIFO. La deuxième partie est configurable FIFO, la profondeur FIFO configuré pour configurer un registre interne, la fenêtre de filtre pour des données d'écriture dans des lignes différentes. La troisième partie est un filtre à fenêtre, pour convertir 16 bits de données de 8 bits est écrit à deux fenêtre de filtre de pixel, le cycle suivant de ces deux pixels décalé en arrière à deux pixels. Obtenue par les coefficients de filtre pour chaque nouveau cycle des pixels traités. Cette configuration permet non seulement des ressources, et peut être configuré pour traiter le nombre de pixels d'image vidéo, la fréquence d'horloge de traitement est la moitié de la fréquence d'horloge du système, pour mieux répondre aux besoins de synchronisation.
2.2 multiplicateur à grande vitesse
La conception utilise un certain multiplicateur , puisque les raisons de synchronisation multiplicateur à grande vitesse décrit ici,. La figure 4 est un schéma de principe d'un multiplicateur de matériel, le multiplicateur comprenant un algorithme stand-4 et l'arbre Wallace composé par le CSA et super sommateur avance.
Et la partie de base de génération 4 algorithme de stand est, près de la moitié de la partie réduite et, par la CSA à accumuler des unités d'arbre de Wallace, et les deux parties obtenues par l'additionneur préanalyse produit finalement obtenu.
2.3 diviseur
Un papier de séparation, de haute précision, étant donné que l'opération de réduire l'erreur générée par le circuit de matériel de séparation à grande vitesse représentée sur la Fig. 5, un multiplicateur et tables consultation, table de consultation stockant l'inverse du diviseur.
2.4 étirage et réglage de l'image
image de trame de lumière pour réaliser la correction de gamma, en utilisant la méthode de consultation de table décrit ici.
Image de réflexion ne opération d'étirage employée pour mettre en oeuvre l'architecture représentée sur la Fig. 6, l'configurable de traction ici, le présent procédé peut être mis en uvre en modifiant le degré de changement qui est étiré registre de Con. Modifier les effets de traitement d'image. Et Fun circuit de combinaison Fun1 utilisé pour implémenter la fonction.
3 simulation du module de base et les résultats expérimentaux
Etant donné que la capacité de modesim simulateur VCS pour la simulation de chaque module, tel qu'il est utilisé ici, le filtre de la mémoire du système d'exploitation Linux Debian 8 âme 16 du fil 48 G, la version de la plate-forme de simulation VCS, 2013, pour donner les résultats indiqués sur la figure 7, la figure 8..
Dans cet article Vertex_5_FXT (FX70 / 100T) _FF1136 plate-forme matérielle de la puce FPGA pour construire une partie essentielle d'un schéma fonctionnel interne de l'autre partie est réalisée par AMD 44 G mémoire noyau Matlab 2014b. La figure 9, la figure 10 est le résultat du traitement des différentes images.
4 algorithme d'évaluation
Entropy est un concept important de la théorie de l'information à l'intérieur, représente la quantité d'informations dans l'image reflète également combien le contenu de l'image . La formule (11) est une expression de l'entropie.
Avant et après la mise en valeur d'image de l'entropie dans le tableau 1 tel que représenté sur la figure.
5 Conclusion
Cet article analyse l'algorithme d'amélioration de l'image vidéo Retinex basée sur des architectures différentes, a priori algorithme Retinex en raison de la plus grande complexité de l'algorithme, nous avons sélectionné une seule échelle la technologie clé de l'algorithme Retinex, après algorithme de reconstruction seule échelle est l'algorithme Retinex multi-échelle, sur la base des pixels d'image sont agencés et une architecture proposée de traction peuvent être configurées à l'échelle, et chaque module mis en oeuvre et la mise en uvre simulées FPGA Enfin, l'effet du traitement et l'évaluation d'image.
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