0 introduction
Avec la pénurie croissante de charbon, le pétrole, le gaz naturel et d'autres énergies non renouvelables, solaire, éolienne et autres activités de développement des énergies renouvelables et de l'utilisation de nouvelles sources d'énergie et l'attention plus de gens . Nouvelle génération d'énergie d'énergie comme la principale forme d'application, en termes d'amélioration de l'environnement écologique, remédier à la pénurie d'énergie a joué un rôle crucial dans . Et l'inverseur de la technologie est une technologie clé d'une nouvelle énergie, une nouvelle énergie peut produire de l'énergie en courant continu en énergie électrique à courant alternatif pour terminer la grille, la sélection et la conception du dispositif de commande de la vitesse de conversion de base et une plus grande performance du système impact. Sur les systèmes d'onduleurs de réseau actuels, la plupart avec MCU, ARM ou DSP comme contrôleur de base, pour construire une telle architecture de système basé sur un contrôleur, les travaux principalement en série pour mettre en uvre une stratégie de contrôle, par rapport à mode parallèle de fonctionnement, la vitesse actuelle et la qualité de grille sont affectés par un certain . Par conséquent, pour améliorer la vitesse du système, améliorer les performances globales du système, le travail parallèle sur la plate-forme de développement FPGA, il est proposé basé sur la technologie de contrôle SOPC de connectés au réseau onduleur nouvelle architecture, et par un résultat de test prototype 1 kW de vérifier l'exactitude, la faisabilité et l'efficacité du programme.
La figure 1 montre l'architecture du nouveau convertisseur de grille connectée décrits ici, le noyau de EP2C8Q208C du contrôleur de FPGA, le calcul parallèle a une forte capacité de soutenir le développement des technologies de l'SOPC. La figure entrée côté courant continu de tension Uin (la sortie directe de l'extrémité avant d'une nouvelle source d'énergie ou obtenu par l'impulsion de pré-stade), la grille ig courant, à la tension de grille Vg, la tension de référence pour le côté DC Ur. Ces quatre signaux après conversion AD en FPGA (1 délimitée par la figure cassé) pour donner deux signaux PWM par l'intermédiaire du circuit de commande de l'interrupteur de circuit Q1 ~ Q4 ordonnée contrôlée, remplissant ainsi la fonction d'inverseur. ADPLL pleine boucle à verrouillage de phase numérique, l'information de phase acquisition Vg est prévu, pour la construction de la table d'onde sinusoïdale. Côté réseau parallèle circuit RLC est requis pour simuler le système exécutant une charge d'îlot local.
2 paramètres de conception de régulateur
Dans lequel, Kip du facteur d'échelle de commande de P, 1 / Ls fonction de transfert de filtre (sans tenir compte des paramètres parasitaires). marge de phase afin d'améliorer la vitesse de réponse, la commutation est réduite de bruit, la largeur de bande de boucle fci généralement disposé (1/5 ~ 1/12) fS et à avoir au fci à plus de 45 ° . Dans les paramètres, lorsque 1,21 kip =, disponible Goc (s) des caractéristiques d'amplitude-fréquence représenté sur la figure 3, vu de la. Figure, Et fci = 3 kHz dans la marge de phase d'environ 90 °, satisfont aux exigences de conception.
Dans la conception de la boucle de tension externe, la boucle de courant peut être équivalent à un élément 1 / ki proportionnelle, puis, après l'ouverture de cycle peut être obtenue à partir de la figure 2, la fonction de transfert de boucle de tension de correction est:
Dans lequel, kVp, KVI coefficients sont des coefficients proportionnel et intégral du régulateur PI. La marge de phase est stable Uin, la bande passante de la boucle de FCV doit être fixé à moins de 100 Hz, et la nécessité d'avoir au FCV à plus de 45 ° . Substituant chaque paramètre lorsque kvp = 0,72, kvi = 1,88, nous avons Gov (s) des caractéristiques d'amplitude-fréquence représentées sur la figure 4, on peut voir sur la figure, FCV = 15 Hz et la marge de phase d'environ 60 °, conçu en conformité avec exigences.
3 renforcement du système
3.1 Conception ADPLL
Dans le nouveau système de production d'énergie de l'énergie, afin de veiller à ce que le courant de sortie de l'onduleur toujours en mesure de maintenir la même fréquence et en phase avec la tension du réseau, le texte sur la base du principe représenté sur la Fig. 5 constitué d'un disque IP ADPLL. Il a une grande précision par rapport à la PLL classique, peu affectée par la température, une grande stabilité et de bons avantages de portabilité. Et la figure MF02Nf0 sont horloge en mode réversible compteur K et la fréquence de circuit de division N, la conception prend K = 4, M = 2N, f0 = 50 Hz. Document selon la , conception triangulaire sélectionné fréquence porteuse 60 kHz, de sorte que la valeur calculée de N = 1200, M = 2400. Ainsi, en utilisant les modules de langage VHDL de programme figure, le compilateur, la synthèse et la simulation, les fonctions IP dur représentées sur la figure. 6 avec le résultat de la simulation comme le montre la figure. La figure 7 montre que la différence de phase entre le signal de sortie fout et ailette signal d'entrée de 50 Hz cadencé va progressivement réduite, synchrones et environ 210 ms, complétant ainsi la phase de suivi de piste et la fréquence de la tension du réseau.
3.2 Hardcore système IP
Etant donné que l'art SOPC processeur soft-core à un bus périphérique par l'accès Avalon et de contrôle, de sorte que les périphériques personnalisés sont conformes interface de bus Avalon représenté sur la figure 8, la PWM, et le régulateur de tension PI P module de régulateur de courant. Le sous modules de la connexion réalisée selon la figure 9., Et l'onduleur donnera une construction dur du système de commande de réseau IP de la Fig. La figure atpll0 FPGA est intégré dans la boucle à verrouillage de phase numérique, la fonction principale est requis pour chaque système de distribution d'horloge de module; ad7874_fifo acquisition de données d'extrémité avant et de stockage de commande dure IP, on pourra document design. Vu de la figure. 9, le système IP nucléaire dur construit avec succès la compilation complète, la synthèse et Brochage, qui peut être intégré avec succès dans démontré le FPGA.
4 résultats
L'analyse ci-dessus théorique, de construire une grille de 1 kW prototype expérimental du système PV. paramètres du circuit de corrélation: tension d'entrée DC Uin = 400 V, la valeur effective de la tension de sortie en courant alternatif Ug = 220 V / 50 Hz, la fréquence fs de commutation = 30 kHz, la capacité Cin = 470 pF / 600 V, une inductance de filtre de sortie L = 6 mH.
La figure 10 est un module de forme d'onde mesurée ADPLL construit dans lequel CH1 à 50 Hz signal d'onde carrée d'entrée externe, CH2 est le signal de sortie mesuré. La figure montre la phase au cours du temps de CH2 ajuster progressivement CH1 et, finalement, maintenir la même fréquence et en phase, ont confirmé que les modules peuvent être mis en uvre construit caractéristique ADPLL genlock.
La figure 11 est un module de PWM mesure de forme d'onde mesurée, la Fig. 11 (a) est la forme d'onde mesurée zone,. La figure 11 (b) est une forme d'onde partiellement agrandie. (A) à partir de. La figure 11, les signaux complémentaires de phase CH1 et CH2, la largeur d'impulsion varie en fonction de la loi des sinus. (B) à partir de. La figure 11, il y a un certain temps mort entre les signaux CH1 et CH2, environ 4 ms, le phénomène peut être évité au moyen de la jambe de l'onduleur.
La figure 12 est un prototype de forme d'onde mesuré et le fonctionnement réseau, dans lequel la forme d'onde de tension de grille CH1, CH2 de la forme d'onde de sortie d'onduleur de courant. Peut être vu de la figure 12, CH2 et une forte capacité de suivi de synchronisation CH1, bien qu'il y ait quelques petits pépins CH2, mais ils ont un bon degré sine entier.
5. Conclusion
Onduleurs et de la technologie étudié de contrôle du réseau et sa mise en uvre sur FPGA est proposée basée sur la technologie de contrôle SOPC du nouveau reliée au réseau onduleur l'architecture donne la méthode de conception des paramètres de régulateur de stratégie de contrôle de construction grille à base d'onduleur SOPC système de contrôle IP dur. Enfin, le prototype expérimental de 1 kW a confirmé que l'architecture proposée est correcte et réalisable, et les résultats montrent que le courant de sortie du programme a une bonne capacité de suivi pour synchroniser la tension du réseau.
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Informations sur l'auteur:
Yanchang Guo 1, Gong Renxi 2, Liu Yong 1, Xiongzhong Gang 1, Yang accrocher 1
(1. Institut de Zunyi Ecole Normale supérieure, Zunyi, Guizhou 5630062. École de génie électrique, Université du Guangxi, Nanning 530004)
