0 introduction

GNSS (système mondial de navigation par satellite, GNSS) est de sauvegarder la sécurité nationale, le développement économique des infrastructures critiques, est un indicateur important de la force nationale globale et de l'influence internationale de la modernisation du pays grand pays . Soutenir le développement du récepteur terminal de système de navigation Beidou système Beidou navigation fait partie intégrante. À l'heure actuelle, la Chine développe le Beidou (BDS), donc la recherche avec vigueur et la conception basée sur la navigation par satellite Beidou récepteur BDS est devenu une partie importante du système de navigation par satellite Beidou.

Semi-conducteur intégré développement rapide, il est maintenant à l'intégration de la direction de silicium. FPGA sans exception, est allé dans ce sens, le processeur à usage général avec des fonctions DSP et ASSP IP continuellement intégrées dans le FPGA, l'innovation technologique FPGA et des avancées, ainsi que l'introduction des produits d'architecture d'intégration de silicium, doit être appliqué sur le FPGA beaucoup de l'art n'a pas encore été impliqué dans . Avec les progrès technologiques, le développement du récepteur monopuce SoC hautement intégré sera la direction principale du développement futur du récepteur de navigation par satellite.

Intel système de traitement 28 nm à faible puissance utilise Cyclone V 5CSEM5F31C6N SoC FPGA comme la puce maîtresse. La boucle de suivi de porteuse système matériel SoC FPGA basé sur la conception représentée sur la figure 1.

Système SoC principalement composé de deux parties, comprenant Qsys système (systèmes embarqués) et Verilog HDL conception matérielle de FPGA système (système de cellule logique FPGA) de la partie de conception du matériel.

1.1 Qsys la conception du système

La conception de la. Figure 1, en utilisant des outils Qsys terminé le système de structures qui relie entre eux le cas représenté sur la figure.

Certaines parties de la conception fonctionnelle comme suit:

(1) clk_0 horloge externe, une entrée remise à zéro, un signal d'entrée de réinitialisation et de l'horloge système TCXO-50M pour la PLL.

(2) pll_0 comme sur la figure 1 PLL, qui fournit six horloges, outclk0 outclk5 fournie aux composants utilisés dans Qsys;. Outclk1 l'horloge SDRAM de la feuille externe, les trois sorties d'horloge externe restant pour chaque module FPGA système l'horloge d'entraînement.

(3) SDRAM Fig. 1 est la SDRAM contrôleur, puces SDRAM pour la plaque de commande externe, comme Nios II Gen2 mémoire de base.

(4) de. La figure 1 est EPCS flash contrôleur, commande du flash externe, comme Nios II Gen2 de base de mémoire de programme.

(5) jtag_uart_0 la Fig. 1 est un contrôleur JTAG, est connecté au port de débogage Eclipse SBT sur l'ordinateur hôte, pour contrôler le fonctionnement et le débogage.

(6) sysid. La figure 1 est un ID de système, la version du programme de logiciel pour assurer la version du système conforme Qsys.

(7) timer_0. La figure 1 est à intervalle, peut être utilisé Nios II Gen2 noyau horloge de base, il peut également être utilisé pour tester de longue durée, et mise au point du test correspondant en fonction de la durée du calcul.

(8) LED 1 est une vue dans le contrôleur de LED, où la production de la conception de base PIO, le bit de sortie de données série largeur de 6 bits, FPGA Système pour commander la LED 6, et de tester le système de présentation de l'état opérationnel.

(9) L'horloge est le. Horloge Avalon-MM Crossing Bridge figure 1, pour la connexion à la transmission de données de bus Avalon et appartenant à la communication entre les différents domaines d'horloge de base IP.

(10) INIT5 de la Fig. 1 est init6 contrôleur d'interruption, dans lequel le noyau est fixé à fonction d'entrée de signal d'interruption PIO, INIT5 init6 bit largeur et est conçu pour 1 bit, est réglé pour interrompre le bord (front montant) est déclenché. INIT5 init6 respectivement pour recevoir et deux signaux d'interruption générées par FPGASystem.

(11) Aflao est le matériel en virgule flottante Fig. 1, par Nios II Gen2 accélération matérielle de base à virgule flottante.

(12) SoC_TO_FPGA_V2_1_0 la Fig. 1 est une adresse de communication de données IP, qui assure l'interface avec le système FPGA pour la transmission bidirectionnelle des données entre Qsys Système .

(13) est en hps_0. La figure 1 du système HPS, une solution de position en tant que poste hps_0 avec une interface graphique de l'unité centrale principale. Etant donné que le support requis pour le système Linux, nécessité de fixer la partie périphérique de celui-ci, comprenant EMAC, QSPI, SD / MMC, USBOTG, SPI, UART, I2C et GPIO comme partie périphérique.

(14) est en nios2_gen2_0. La figure 1 Nios II Gen2 de base, l'unité centrale principale est conçue pour système de traitement de signal en bande de base.

RAM à deux ports tel que représenté en (15) Dual_ram figure 1, une communication de données entre le HPS et un Nios II Gen2 de base;. HPS, Nios II Gen2 de base RAM à double accès, et le diagramme de la relation représentée sur la figure 3.

La figure 4 montre la répartition des composantes de l'adresse système Qsys système Interconnet tissu est positionné.

1.2 FPGA Conception du système

Système FPGA principalement par le module de commande de SPI, l'interface de données à grande vitesse, le temps module de référence, le module de capture, un module de suivi de piste, l'adresse module décodeur, et en série module de sélection de canal de données. Fonction de chaque partie sont les suivantes:

(1) bloc de commande de SPI pour commander la plaque de génération d'une fréquence radio 550 MHz signal de porteuse de l'oscillateur local, en mélangeant le signal reçu avec l'antenne, pour générer une fréquence intermédiaire de données 3.098 MHz.

(2) une interface de données à grande vitesse pour l'acquisition d'une haute vitesse RF front-end ADC quantification générée I / Q deux 8 Données de bits, 4 bits par canal de données prises haute pour le traitement en bande de base.

(3) des moyens de référence de temps pour générer un signal d'interruption 2, comprenant de 0,5 ms à 20 ms Interruption.

(4) un moyen de capture pour capturer le canal de capture de satellite conception à canal unique.

(5) un moyen de suivi pour le suivi des satellites, conçu comme un numéro de piste en cours de canaux 24 canaux.

(6) des moyens pour délivrer en sortie les informations de débogage série et des données de navigation.

(7) un décodeur d'adresse et un module de sélection de canal de données configuré pour décoder une adresse et sélectionner un des canaux de données différents en fonction de l'information d'adresse.

2 conception de boucle de porteuse

discriminateur de boucle de porteuse 2,1

Etant donné que les signaux de satellite modulés avec des données de navigation, ce qui rend le signal de fréquence intermédiaire reçu produira un 180 ° saut de phase à la transition au niveau des bits de données se produit, de sorte que dans le but de maintenir la stabilité de la boucle, il est nécessaire d'éliminer le saut de phase de 180 ° changer. Etant donné que le détecteur de phase invention COSTAS JP sans être affectée par les bits de données, de sorte que le détecteur de phase est désignée par son invention, le détecteur de phase Costas (ou détecteur de phase Costas), en utilisant le détecteur de verrouillage de phase anneau appelé une boucle de Costas (ou boucle de Costas) .

Cette conception utilise les propriétés discriminateur de boucle PLL classique détecteur de phase de la boucle Costas Qp × Ip, ayant une phase à faible SNR optimisation similaire, la sortie proportionnelle au carré de l'amplitude, la quantité de calcul petites et grandes pentes de phase et analogues par l'influence des caractéristiques de l'amplitude le signal .

Cette conception utilise un discriminateur de boucle à verrouillage de fréquence discriminateur de produit croisé Pcross / (t2-t1), qui comporte un discriminateur de fréquence de faible SNR avec une pente quasi optimale caractéristique proportionnelle au carré de l'amplitude du signal, la quantité minimale de calcul et influencé par l'amplitude du signal, etc. .

Un filtre de boucle 2.2

anneau porteur logiciel de conception 3

L'idée est de concevoir un gestionnaire de boucle de suivi du programme de logiciel placé dans 0,5 ms d'interruption, les 0,5 ms d'interruption pour chaque canal dans la requête de tour, choisir d'effectuer le remorquage ou suivre le canal de suivi en cours d'état: Si l'état de traction, appelle la traction sous-programme , si elle est l'état de poursuite, le suivi des appels de sous-programme. Son procédé de fonctionnement représenté sur la figure 6.

sous-programme de traction lu I / Q amplitude de corrélation à partir du FPGA, bague code d'appel, une fréquence boucle verrouillée et une boucle à verrouillage de phase routine de traitement de calcul de boucle après mise sous tension, respectivement, la boucle de code, une fréquence verrouillée et une boucle à verrouillage de phase avec une discrimination de fréquence du discriminateur phase, le processus de filtrage en boucle, la mise à jour du support interne FPGA et le code NCO NCO, et régler la synchronisation de bit courant d'état de canal en fonction de la situation: si la synchronisation a réussi, le canal actuel est défini comme un état de suivi de piste, si la synchronisation ne réussit pas, sera le nombre de traction les statistiques, les statistiques, si elle dépasse le seuil, le canal est réglé sur OFF, l'initialisation de récupération de canal, puis en le tirant hors de routine ou sous-programme directement à partir de traction. la routine de traitement de traction représenté sur la Fig.

Après avoir lu le sous-programme de suivi de piste comprenant grandeur de corrélation I / Q à partir du FPGA, les anneaux de code d'appel sont calculer respectivement la puissance, la routine de traitement de boucle à verrouillage de phase, l'anneau de code, par la boucle à verrouillage de phase, le processus de filtrage en boucle, et met à jour le FPGA interne le support et le code NCO NCO, et où la synchronisation de trame est fournie en fonction de l'état de la tâche: si la synchronisation a réussi, la tâche de navigation de traitement de message acquis est pressé dans la file d'attente, l'état verrouillé en phase de Analyser, en cas d'échec du verrouillage de phase, l'état de traction est réglée sur le canal état, puis sauter hors de la routine de suivi. programme de traitement de suivi représenté sur la Fig.

4 résultats des tests

Après avoir entré le signal de traction, en utilisant Nios II SBT pour la valeur de sortie de filtre de boucle de la boucle à verrouillage de fréquence d'acquisition Eclipse, et en utilisant un changement dans la boucle de simulation MATLAB de boucle à verrouillage de fréquence valeur de sortie du filtre avec le temps, comme le montre la Fig. Comme on peut le voir sur la figure, lorsque le temps 0, la valeur absolue de l'erreur de fréquence d'environ 100 Hz; 0 ~ 300 ms vont segment, la sortie de la boucle d'erreur de fréquence instantanée valeur absolue diminue progressivement avec le temps; l'heure de début à 300 ms, la boucle la sortie d'erreur de fréquence instantanée de la valeur absolue est proche de 0, puis repris par la PLL, l'erreur de phase un traitement ultérieur.

Utilisation d'une acquisition de boucle à verrouillage de phase la valeur de sortie de filtre Nios Eclipse II pour SBT, en utilisant la simulation de MATLAB montrant la variation avec anneau boucle à verrouillage de fréquence-temps de filtrage des valeurs de sortie, comme représenté sur la Fig. la conception de sous-programme, la phase de poursuite de précision après élimination de l'influence de l'erreur de fréquence et ensuite précisément suivi boucle à verrouillage de phase de traction en fonction de la section de suivi de piste 3. Comme on le voit sur la figure, la variation d'erreur de phase PLL est dans la plage de sensiblement ± 15 °.

5. Conclusion

Selon les exigences du traitement du signal en bande de base en utilisant une plate-forme de conception SoC FPGA, sur une seule puce terminer la conception Beidou algorithme de suivi de signal de satellite, et l'algorithme de boucle de porteuse correspondant est testé et vérifié. Les résultats montrent que l'algorithme de suivi respectent pleinement les exigences en temps réel récepteur satellite de navigation Beidou.

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Informations sur l'auteur:

Selon Wei Chuan, Route Pan juin augmentation Wu

(Guilin Université de la communication électronique et technologies de l'information, Guilin, Guangxi 541004)