Chanson Liguo 1, Hu Chengxiu 2, Qi fort 1
(1. Institut de Beijing Microelectronics Technology, Beijing 100076, Chine; 2. Institut d'ingénierie système aérospatial de Beijing, Beijing 100076)
Tout d'abord introduit le courant spatial de configuration du système SAR (Synthetic Aperture Radar), qui analyse la nécessité et l'urgence de réaliser une multi-processeurs haute performance. Suivant décrite est développé pour le traitement hétérogène des signaux radar multiples SoC SAR, des détails sur la structure du système et les comprimés à noyau bus de réseau. bus de puce multicouche bus de grille tridimensionnelle, chaque mode de transfert de bus interne comporte deux sortes: statique et dynamique de transmission est transmis. Dynamique et souple pour transmettre des paquets de données, les données de flux statique à grande vitesse. Enfin, en termes de performance et de consommation d'énergie actuellement utilisée avec les processeurs de signaux numériques comparés, et en spécifiant un résultat de SoC de noyau hétérogène du traitement de signaux de radar SAR.
multicoeurs hétérogènes; SoC; SAR; Radar
TN957.51
Numéro d'identification du document: A
10,16157 / j.issn.0258-7998.2017.01.013
format de citation chinois: Chanson Liguo, Hu Chengxiu, Qi fort. Étude SoC pour hétérogène traitement du signal radar multi-SAR Technologie électronique, 2017,43 (1): 50-52,56.
Anglais format de citation: Chanson Liguo, Hu Chengxiu, Qi Hongliang. Multicur Heterogeneous exploration architecture SoC du système numérique de radar SAR .Application Technique électronique, 2017,43 (1): 50-52,56.
0 introduction
Radar ouverture synthétique (SAR) comme une sorte de tout temps, en tout temps système d'imagerie micro-ondes actif actif, avec ses caractéristiques supérieures à deux dimensions à haute résolution, la défense, la géologie, l'exploration et la surveillance des ressources naturelles, la mesure de terrain peint, catastrophe estimations et d'autres domaines ont été de plus en plus large gamme d'applications. la plate-forme est montée de SAR dans l'air à spatioportés vers l'espace de développement supérieur. La recherche de la technologie d'imagerie SAR au Japon, au Canada, aux États-Unis et la Russie ont été lancés.
Système SAR spatial représenté sur la figure 1. besoins conventionnel de processus de formation d'image SAR à transmettre à la station au sol l'enregistrement de données d'écho original, en utilisant l'algorithme brut de compression de données SAR, à savoir la quantification adaptative de sous-bloc (BAQ), mais la valeur élevée de l'entropie des données brutes SAR, le rapport de l'algorithme de compression sans perte il est trop faible, ce qui nécessite non seulement une bande passante de données de liaison descendante par satellite haut radar, mais aussi au moment où le satellite passe. Maintenant, en général, nous voulons compléter le traitement des données brutes sur l'étoile, pour passer sous les résultats de traitement, mais l'énorme quantité de données systèmes SAR, et les besoins en temps réel du processeur de signal haute performance.
TS201 est la famille ADI TigerSHARC des processeurs, la puissance de calcul a une très forte, le traitement du signal de réseau dans le radar, TS201 est largement utilisé. Système de traitement de SAR, couramment utilisés ensemble pour compléter plusieurs satellites TS201 littérature de traitement de signal dans le système aéroporté SAR utilise 12 TS201, Document UAV système SAR utilise huit TS201, Document spaceborne SAR le système utilise 16 TS201. Demande de construction en utilisant plusieurs feuilles TS201 de système radar SAR, en termes de consommation d'énergie, la fiabilité, le poids, la taille, etc. sera difficile de respecter le traitement de star. Pendant ce temps, dans le processus de développement, car le système utilise des dispositifs multi-puce DSP, le système est trop compliqué et difficile à déboguer.
1 hétérogène SoC multicoeurs
Avec les progrès de la technologie de traitement de la conception, single-core SoC multicurs vers SoC, pour fournir une capacité de calcul plus puissant, tel que csx600 , Tile-Gx36 , QorIQT4080 . Etant donné que la diversité et la complexité de calcul du traitement de signaux radar SAR applications intensives, un tel système à plusieurs noyaux hétérogènes sur une puce devenir la solution préférée pour de telles applications complexes. Est une structure hétérogène d'avantage SoC multi-core, la fonction, la consommation d'énergie, la performance opérationnelle de chacun d'une pluralité de différents processeurs intégrés sur une puce, et divisé par la répartition des tâches, les tâches différentes sont affectées aux différentes unités de traitement, de sorte que chaque unité de traitement pour gérer leur propre bien à la tâche, cette organisation plus efficace hétérogènes multi-tâches de base, réaliser l'allocation optimale des ressources, mais aussi de réduire la consommation globale d'énergie. Dans le même temps, chaque processeur peut être modifié de manière dynamique la relation entre les ressources de puces d'interconnexion reconfigurables, contrôler le débit du flux de données, pour améliorer encore les données débit fonctionnement.
1.1 Architecture du système hétérogène SoC multicoeurs
Multicoeurs SoC Hétérogène (MPSoC) est l'Institut de Beijing Microelectronics Technology a développé avec succès après un microprocesseur 32 bits très fiable, développé un processeur de signal numérique intégré multi-curs hétérogènes haute performance.
puce de processeur multi-core compatible SPARC V8 principalement par un dispositif de commande principal 16 et les composants du moteur DSP. Le moteur DSP 12 comprend huit processeurs compatibles SPARC V8 simplifié reconfigurable à virgule flottante et l'unité de calcul de quatre papillon pour accélérer l'EBR, quatre unités d'accélération vectorielle reconfigurable RAE. puces DSP de la structure de grille à 2 dimensions en conformité avec le moteur régulièrement agencés, formant une unité de traitement de réseau parallèle, le contrôleur principal 16 et le moteur DSP en parallèle peuvent être actionnés par le bus d'interconnexion de puce de liaison à haute vitesse. Sa structure générale représentée sur la figure.
Chip-on-chip architecture de réseau, toutes les unités et les modules de bus sur puce réseau (SANOC-BUS) est connecté à propriétaire. SANOC-BUS dans une structure régulière en treillis à deux dimensions est relié au module de mémoire (RAM), PE, RAE, EBR, LINK, une mémoire morte (ROM, le stockage des facteurs Twiddle) et l'interface de mémoire SDRAM 64 bits.
On-chip système de réseau, la fonction principale de chaque module:
(1) PE, architecture Harvard coeur de DSP, par l'unité à entier (UI), FPU, et un bus de mémoire interne Interface 4 parties.
(2) unité de configuration EBR utilise le concept de l'art informatique reconfigurable, en fonction des instructions de configuration, l'EBR exécuter d'opération papillon en virgule flottante à simple précision, l'opération de multiplication-accumulation, la multiplication complexe et modulo analogue sur le fonctionnement, en soutenant le traitement de flux de données .
(3) calcul de données d'accélération de traitement de flux de manière RAE grand nombre de règles, la configuration de la cellule en utilisant le concept de l'art informatique reconfigurable, en fonction de la configuration de l'instruction, l'exécution de vecteur La soustraction d'octets RAE, multiplication-accumulation vecteur octets comme différentes opérations, aux données de support en continu.
(. 4) module de liaison fonctionnellement compatible avec les fonctions du module TS201 LINK pour soutenir le transfert DMA entre un module de RAM et SDRAM.
(Data. 5) dans la mémoire vive qui peut être à la fois en lecture et contrôleur maître PE, supports entre le module de RAM, le transfert DMA entre les blocs de RAM et la mémoire SDRAM.
1.2 Présentation du bus de réseau
SANOC_BUS réseau sur puce par le même système de bus à 5 couches, chaque système de bus utilise structure de grille de dimension 2, comprenant quatre horizontale et quatre lignes verticales. 3, la couche de système de bus 5 qui ont été nommés: L_P2M, L_I2M, L_P2P, L_DMA, L_CMD, responsable de différents paquets de transport, défini comme suit:
(1) L_P2M: PE chargé de transmettre l'unité de traitement d'informations accès à la mémoire;
(2) L_I2M: responsable de l'interface et l'interface de liaison à l'information de transmission pour accéder à la mémoire SDRAM;
(3) L_P2P: responsable de chaque information de transfert d'accès entre l'unité de traitement de PE;
(4) L_DMA: responsable du traitement des données de DMA rapide entre l'unité de mémoire et transmettant PE;
(5) L_CMD: le contrôleur principal est responsable de la transmission et de traitement de l'élément PE pour les registres de contrôle d'accès et un groupe de registres d'état.
La figure ci-dessus, sur chaque bus, des lignes horizontales et verticales d'intersection ont une coordonnée unique dans cette couche dans un plan de grille à deux dimensions. Prédéterminée origine des coordonnées est définie comme le coin supérieur gauche de la grille, les coordonnées (x, y) désigne mode de réalisation, la direction de l'axe x, vers la droite, direction d'axe y, vers le bas.
Il existe deux modes de transfert de chaque bus interne: transmission statique et transmission dynamique.
(1) Transfert dynamique
Pour la livraison dynamique, sans paramètres, paquet de puce et le matériel analyser automatiquement les paquets de données. Multicore bus interne, tous les transferts de données sont transmises vermiculaire vis sans fin selon la dimension X-Y afin de manière dynamique. Lors de la transmission des données, ne nécessite pas d'itinéraire pré-planifiée séparée, les données sont automatiquement ajoutées aux informations d'en-tête transmis lors du déclenchement, les noeuds de routage reposent sur le mécanisme d'arbitrage interne au cours du bus de transfert trouver automatiquement le chemin. Transfert dynamique de multiplexage par répartition dans le temps, les canaux de transmission entre les différents noeuds de point de connexion de transmission de paquets à différents moments, la source et la destination des paquets de données permet différents.
Dynamique Format d'en-tête paquet de bus de transfert de données de définition comme indiqué sur la figure.
Dans l'unité d'acheminement, la logique d'arbitrage est défini par: en l'absence de coordonnées de destination, délivrées dans le mécanisme de routage ordre de dimension XY insectes rampant, en atteignant la coordonnée de destination, au point de coordonnées transmises à la place du moteur DSP ici.
(2) Transfert de statique
fonction de transfert statique, le but est flux rapide calcul des règles de traitement. Procédé de transmission de flux de données statique, comprenant une source unique de coordonnées et les coordonnées de destination déterminée adresse, et le passage de transfert est tout à fait le transfert de données exclusive entre la source et la destination. Lorsque l'application de transfert statique, et la nécessité de définir l'adresse de destination de la couche occupée par le bus, la couche de bus occupe Une fois défini, alors pas en mesure de passer un autre paquet dynamique. transfert statique Format d'en-tête de paquet comme indiqué sur la figure.
fonction de transfert statique ayant bus exclusif, le trafic de données tout au long du processus de transfert, en utilisant uniquement un drapeau d'en-tête de données. bus de trajet de transfert statique est occupée par une seule unité de traitement ou mémoire de données délivré le transfert de données si d'autres unités de traitement souhaitent transférer de manière statique seulement pour la planification d'un canal de transfert de données séparée.
le format d'en-tête de transfert statique représenté sur la Fig. 5, « coordonnées de l'objet », « coordonnées » pré-routage, ensemble « numéro de couche de transfert » des besoins à l'avance.
« Préroutage coordonnées » fonction est décrite comme suit: Alors que depuis la voie de transmission de données ayant exclusif, les mécanismes de routage XY comptent sur l'adresse de destination du paquet peut être trouvé actif, mais dans les données de transfert statiques, chaque paquet sera très long, peut-être gêner les autres paquets de données de transfert statique, par conséquent, augmentent la conception du paramètre « coordonnées pré-routage ». Tout d'abord, selon le paquet de données coordonnées « coordonnées pré-routage », en conformité avec les premiers paramètres de transmission axe X, l'axe Y, puis transmis en conformité avec le paramètre; lorsque « coordonnées pré-routage » Après des paramètres de transmission, et en conformité avec les coordonnées X-Y mécanisme de routage fin.
Application de plusieurs noyaux hétérogènes SoC 2
2.1 Comparaison des performances
Dans le traitement du signal radar SAR, la vitesse de traitement de l'algorithme FFT est d'évaluer les performances du processeur multi-core est des indicateurs très importants et clés. Le tableau 1 est un processeur à plusieurs noyaux avec le processeur numérique de courant utilisée de signal (DSP) 32 K traitement unique exécution de l'opération FFT à virgule flottante de précision rapide de comparaison.
Une pluralité de différentes unités de traitement accéléré reconfigurable ensemble, de jouer leurs avantages respectifs: un dispositif de commande commande flexible de jeu, l'architecture EBR RSIC PE pour le traitement de données irrégulier, reconfigurable / RAE adapté pour le traitement de flux de données. Les différentes unités fonctionnelles indépendamment l'un de l'autre, divisant chacun par rapport à une seule unité fonctionnelle, le calcul, de stockage, de contrôle, les fonctions de programmation et analogues dispersé dans différentes unités fonctionnelles est mis en oeuvre, de réduire la consommation d'énergie du système, ce qui réduit la complexité de chaque unité de traitement, afin d'améliorer la réalisabilité du système.
2,2 algorithme de traitement SAR
La figure 6 est l'utilisation d'ERS-2 résultat de traitement de données par satellite. Wai figure 6 (a) des boîtes dans la partie de l'image de l'ouest Guanting Beijing,. La figure 6 (b) est un ensemble de données radar SAR par CS résultat de traitement arithmétique.
3 Conclusion
Heterogeneous multi-core SoC comprend un haut rendement, une grande fiabilité, l'évolutivité, faible consommation d'énergie, principalement pour le traitement de signaux de radar, le traitement d'image à bord d'un débit de données élevé, les applications de calcul intensif, peuvent également être utilisés pour fiable du système de contrôle en temps réel multitâches très élevé. Multilayer SoC utilisant une structure de bus de grille à deux dimensions, chaque transfert spécifique d'un paquet par bus, sans déranger l'autre, la bande passante de bus à puce est très élevé, ne devienne pas un goulot d'étranglement de performance peut être développé sur cette base pour chaque types hétérogènes SoC multi-core des applications.
références
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